JPS605962B2 - 非同期二重機能多重プロセツサを使用する機械制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は一般的には機械制御の分野に関し、詳細には非
同期的に動作するモジュール化されたデータプロセッサ
と組合わされる論理プロセッサに関する。

この多重プロセッサの組合わせは機械の動作サイクルの
制御に使用することができる。従来「入力装置、例えば
リミットスイッチ、圧力および温度変換器、押しボタン
等の状態に応じて出力装置、例えば、電動機始動機、タ
イマ「灯、制御弁、ソレノィド、表示装置等を制御する
ためにリレー回路が使用されてきた。出力装置は、機械
動作を監視する入力装置の状態の論理パターンに従って
機械動作を支配する。リレー論理回路は互いに結線され
て所望の論理パターンを繰返し発生させ、入力装置の状
態も関数として所定の方法で出力装置を制御する。リレ
ー論理回路はスイッチング動作を行うのに機械的動作を
必要とし、そのため該回路は本来的にソリツドステート
電子スイッチング・デバイスより信頼性が低い。さらに
、リレー回路は機械制御がより複雑になるにつれて高価
なものとなる。結局、リレー回路はその構成上厳しい条
件が要求され、適応性および拡張性の上で限界がある。
最近５年間で、数多〈の論理プロセッサが実用化され、
リレー論理回路にかわつて機械制御に使用されている。

論理プロセッサのあるものは非常に簡単な構成で従来リ
レー論理回路により実行されていた比較的簡単な論理判
断を繰返して行うものである。しかし、他の制御装置は
、電子計算機の全性能を用いて、標準的論理判断だけで
なく電子計算に可能なすべての演算を行わせるものであ
る。従来技術は多くのプロセッサ設計技術およびプログ
ラミング技術を使用している。しかし、従来技術装置に
共通することは、すべて単一処理装置であるということ
である。これは論理判断機能のみを有する装置にはよい
が、論理判断に加えて演算動作を必要とする場合には、
プロセッサは非常に複雑かつ高価なものとなる。本発明
は従来技術のこのような欠点を解消しようとするもので
あり、プログラムされた一組の論理命令に従って機械の
動作サイクルを支配する論理プロセッサを有するモジュ
ール化された拡張可能な多重処理システムを提供して上
記従釆の問題点を解決する。

本発明によるシステムは、論理プロセッサと非同期的に
動作する１つあるいはそれ以上の独立なデータプロセッ
サを包含し、論理プロセッサにより選択されるプログラ
ムされた一連の演算動作を実行するものである。本発明
の実施例によれば、二重機能多重プロセッサシステムが
機械動作の制御のために使用される。

機械は、該機械の動作状態を示す入力信号を発生する入
力装置を有する。また、機械は多重プロセッサシステム
により発生された出力信号に応じて機械の動作を支配す
る出力装置を有する。多重プロセッサシステムは機械の
入力および出力装置と論理プロセッサとの間で入力およ
び出力信号を通信する装置を有する。論理プロセッサは
入力信号に応動し、予め定められるプログラムされた一
連の論理命令に従って機械動作に応じて出力信号を発生
する。多重プロセッサシステムはさらに通信装置に接続
される少くとも１つのデータプロセッサを包含する。デ
ータプロセッサは、出力信号により選択されるプログラ
ムされた演算命令の組を非同期的に実行する。演算命令
の実行の間、データプロセッサは制御入力信号を発生し
、この信号を母線に戻して論理プロセッサにより使用さ
れるようにする。以下、添附図面を参照して本発明の実
施例を説賜する。

第１図は多重プロセッサシステムを示す概略ブロック図
である。第１図において、機械１０は多重プロセッサシ
ステムにより制御され、この多重プロセッサシステムは
、論理プロセッサ１２と、１つあるいはそれ以上のデー
タプロセッサー １と１４と、論理プロセッサと機械間
および論理プロセッサとデータプロセッサ間で通信を行
うための接続母線５０とをそなえる。複数のデータプロ
セッサは構成および動作原理が同一である。述って、こ
こでは１つのデータプロセッサについて詳述するが、以
下の説明はそれ以外のデータプロセッサについてもあて
はまるものである。機械の動作は論理プロセッサ１２の
記憶装置１６中の記憶語によって定義されるいくつかの
論理命令で表現される。記憶語はプログラミング装置１
８を使用してプログラムされる。記憶語に使用されるフ
オーマットには非常に多くの種類がある。さらに、記憶
語を発生させるのに使用されるプログラミング装置も非
常に多くの種類がある。本発明を説明する上では、プロ
グラミング装置の一例および該プログラミング装置から
発生される記憶語の一例を述べれば十分なのでそれにと
どめる。第２図は論理プロセッサ１２のための記憶語を
発生するのに使用されるプログラミング装置用の押しボ
タンパネルを示す。

プログラミング装置１８ははしご形回路図として知られ
ているリレー回路図を使用して設計される。これらの図
は一般に機械制御回路を示すのに使用される。さらに、
論理回路は機械サイクルの作用を含ますために複雑とな
る。このような図の一例を第３図に示す。当業者には明
らかな様に、第３図は機械制御回路の基本要素の一例を
示しただけである。特にこのような回路を描くには多く
の図面用紙を費すが、いかなる大きさの回路でも以下に
述べる基本要素によってプログラムすることができる。
電力は垂直線ａとｂとに供給される。回路要素は動作の
論理シーケンスを決定する。第２図のプログラミング装
置１８の目的は、第３図の回路の論理シーケンスを摸擬
する一連の論理命令を発生することにある。この回路は
、いくつかの基本要素、すなわち、常関あるいは常閉入
力接点、アンド回路、オア回路、出力コイル、およびノ
ー・オペレーション回路（ＮＯＰ）等からなる。さらに
、入力接点および出力コイルは独特の装置アドレス識別
子を有する。記憶語の代表的シーケンスが以下の表１に
示されている。

表Ｉ 記憶 場所 記 憶 語 要 素 接点 装置アドレス割当てＮＯＰ‐００
状態 ０‐１２７づへ部コィノ畑力出か。

１常開‐〇１２８‐２５５が脇畝 入 力‐１０ 常閉‐１ オア仲１１ ３０９ ・・．・・．・・．・・ ３１０ １ ０ ０１ ０１０ ０ ０ ０１３１１
１ ０１ ０ ０１０ ０１ ０ １３１２ １１０
０ ０ ０ ０ ０ ０ ０ ０３１３ １ ０ ０１
０１０ ０１ ０１３１４ ０ ０ ０ ０ ０ ０
０ ０ ０ ０ ０３１５ １０１０ ０１１ ０ ０
０１３１６ ０１０ ０ ０１０ ０ ０１１３１７ 上記表の左側の列の記憶場所を示す語はプロスタグラミ
ング装置中の記憶場所を定義する。

第３図の回路中の各要素を定義する２進講は各記憶場所
と関連づけられている。ここでいくつかの点に注意され
たい。第１に、回路中で定義される要素の数は全く任意
であり、ここで定義される要素は非常に簡単な組合せに
より示すものとする。なお、それらは大部分の機械制御
回路を定義するのに十分である。第２に、記憶アドレス
語の長さも全く任意である。なお、語長は、入力および
出力の数の拡張、例えば補助タイマ機能のような別の要
素の定義、および例えば多重データプロセッサ、内部通
信等の多種多様な回路要素の付加により拡張される。実
際にプログラミングを始める前に、第３図の例の回路を
再度参照されない。

プログラミングの便宜上、各要素に記憶場所番号が割当
てられる。第３図の例では、これらの番号は３１０乃至
３１６の範囲の値をとり、これらは各要素の右下部と示
されている。次に、各入力接点および出力コィルに独自
の装置アドレスが割当てられる。ここで開示される好ま
しい実施例においては、装置アドレスは要素のキヤラク
タの関数として割当てられる。例えば、接点を接続母線
に接続しかつある機械動作を直接支配する出力コイルは
装置アドレス番号が０乃至１２７である。外部接触入力
は機械において発生され、入力信号を作り出してこれを
論理プロセッサに戻すもので、装置アドレス番号１２８
乃至２５５が割当てられる。記憶場所および装置アドレ
スが割当てられた後は「第２図のプログラミング装置が
使用され論理命令の所望のプログラムが発生される。プ
ログラミングの第１のステップはスイッチ２８を操作し
て第１記憶場所にあわせることである。

ロード押しボタン３４を押圧することにより、プログラ
ミング装置は、スイッチ２８によりセットさたアドレス
記憶場所に相当する内部記憶装置中の記憶場所をアドレ
ス指定する。さらに、この記憶場所は視覚表示装置３０
により表示される。第３図においては、第１記憶場所は
３１０である。従って、この番号がスイッチ２８により
セットされ、押しボタンが押されることにより、番号３
１０が表示装置３川こ表示される。次に「スイッチ２４
により接点アドレス１６１がセットされる。スイッチ３
１は接点３１が常関か常閉かを示すのに使用される。そ
の後、入押しボタン４０が押されて、記憶語がプログラ
ミング装置記憶装置の選択された記憶位置にロードされ
る。上記の表１を参照するに、反対の記憶場所３１０す
なわち記憶語の最初の８ビットが接点１６１の装置アド
レスを示す。装置アドレスの大きさは、１６１が機械か
ら発生され制御回路の入口として転送される信号を表示
していることを示している。ビット９は接点が常関か常
閉かを示す。ビット１０と１１は要素の機能を示す。好
ましい実施例においては、入ボタンが押された後、′プ
ログラミング装置中の記憶装置が自動的に次の記憶場所
に値を増加させる。

さらに新しい記憶場所の内容をプログラミング装置に表
示される。例えば、記憶場所が装置アドレスを含んでい
る場合には、このアドレスは表示装置２６により表示さ
れる。要素が記憶場所中に規定されている場合には、押
しボタン３０，３２，３６あるいは３８は前記要素を示
す。プログラムについての説明を続けるに、装置アドレ
ス３７はスイッチング装置２４に入り、押しボタン３１
は常時閉成されている接点を定義するように動作する。

そして、入押しボタン４０が押される。続いて、２進語
が表１に示される記憶場所３１１に入る。連続した記憶
場所のそれぞれに対して適切な入力が選定される。第３
図の回路全体がプログラムされた後は、プログラミング
装置の記憶装置の記憶場所３１０乃至３１６は表１中に
示された一連の２進記憶語を包含する。この時、押しボ
タン４２が記憶位置を選択するように動作し「転送ボタ
ンが押される。これにより、プログラミング装置中の記
憶語の内容がプログラム母線４６を介して第１図に示す
論理プロセッサ１２の記憶装置１６に転送される。いく
つかのことを留意されたい。

第１に、ＮＯＰ要素が回路図全体にわたって不規則に挿
入されていることに留意されたい。

これにより広範囲に再プログラミングすることなく回路
を変更することができ、また要素を付加することができ
る。第２に、多くのプログラミング装置が診断機能を有
することに留意されたい。例えば、ある診断モードでは
回路の各分岐の連続性を検査される。なお、本発明にと
って診断機能は重要でないので、ここでは詳細な説明を
省略する。第３に、プログラミング装置は１つのプログ
ラムソースのみを表現することに留意されたい。プログ
ラムはすでに存在しており、いくつかの媒体のいずれか
１つに記憶される。例えば、プログラムは磁気テープカ
セットに記憶される。この場合、第１図のテープカセッ
ト装置２３はプログラム母線４６を介して記憶装置１６
にプログラムをロードするのに使用される。プログラム
が論理プロセッサ１２の記憶装置に転送された後、論理
プロセッサはタイミング回路４８により連続的に各記憶
語のビット９乃至１１を論理回路５４に転送する。

同時に、記憶語の最初の８ビットで定義される関連した
装置アドレスが接続母線５０に転送される。第３図の例
では、記憶場所３１０が読み出されるとき、入力回路５
２は装置アドレス１６１を復号化し、装置アドレスに相
当する機械の入力装置の状態を示す入力信号を送り戻す
。実際の機械の状態が回路の分岐部分の接点１６１に対
する所望の機械状態である場合には、論理回路５４は第
１信号を記憶するように動作する。換言すれば、入力装
置が付勢されていること及び記憶語が常開接点を確定す
ることを入力信号が示すと導通され、第１信号が記憶さ
れる。

同様に入力装置が付勢されていないこと及び記憶語が常
閉接点を確定することを入力信号が示すと導通し、第１
信号が記憶される。次に、記憶場所３１１の内容が読み
出され、装置アドレス３７が接続母線に転送される。

入力回路５２はこのアドレスを復号化し、新しくアドレ
ス指定された入力装置の状態を示す別の入力信号を発生
する。実際に機械に望まれる条件がこのアドレス指定さ
れた接点に対応することを入力信号が示し、かつ、前述
の接点を通して導通が行われると、第１信号は導適状態
にあることを示し続ける。しかし、導通されなくなると
、第１信号は消滅する。さらに、前述の接点を通して導
通されないときは、すぐ次の接点を通して導通されても
、第１信号は導通されていることを示さない。従って、
論理回路は、回路分岐部分の第１接点３１０ははじめと
して回路分岐部分の接点の導通を順次検査する。かくし
て、論理回路５４は論理簿作用を実行するように動作す
る。論理回路５４は、回路分岐部分の導通を検出してい
る間付勢状態を維持する。

導通されなくなると、論理和要素あるいは出力要素信号
が読出されるまで「論理回路５４は付勢されない。論理
和要素または出力要素信号が検出されると、論理回路５
４がリセットされ、再び、次の回路分岐部分のはじめか
ら導通検査が開始される。記憶装置から論理和要素３１
２が読み出されるときに導通されていると、出力要素３
１６が復号化されるまで論理回路５４は付勢されたまま
となる。出力要素３１６を識別する記憶場所が復号化さ
れるまで導通され続けると、論理回路によって発生され
て接続母線５０‘こ加えられる信号が付勢状態に切換わ
る。この信号および出力コイルの装置アドレスが出力回
路５６により検出され且つ復号化され、出力回路５６は
装置アドレスに相当する機械の出力装置を付勢するよう
に動作する。当業者には明らかな様に、論理命令の問題
は回路の論理動作を規定するプール演算式を示す。

出力コイルに関連するプール演算式が満足されると、出
力コイルが付勢される。しかし、論理回路が出力コイル
に関する分岐部分のいずれかに沿って非導通を検出する
とき、その出力信号は切換えられて消勢状態を示す。そ
して、これに関連する出力コイルが消勢される。上述の
説明から明らかな様に、論理プロセッサ１２は、記憶語
により示される所望の機械状態と機械からの入力信号に
より示される実際の機械状態とが一致しているか否かを
連続的に監視する論理制御固定シーケンスプロセッサで
ある。

実際の機械状態が所望の機械状態に一致すると、プログ
ラムにより指定された出力装置が付勢される。一致して
ないときは出力装置は付勢されない。プロセッサ１２は
、一個の独立した装置として比較的簡単な多くの機械の
動作を制御するように動作する。しかし、機械動作がよ
り複雑になると、プロセッサの能力はより高いものが要
求される。従って、本発明は、論理プロセッサ１２とと
もに使用されて演算命令を実行する独立に非同期的に動
作するデータプロセッサー４を提供するものである。第
１図において、データプロセッサ１４は、プログラム記
憶装置５８と、演算装置６０と、データ記憶装置６２と
からなっている。

データ記憶装置は、機械動作に関係する数字データ信号
を包含する。データ信号は機械動作が始まる前にプログ
ラムされる。このことが行われない場合、演算装置６川
まデータ記憶装置６２に命令を与えて、データ母線６４
とデータインターフェース回路６５を介して機械から実
時間でデータを取り入れる。プログラム記憶装置は、機
械動作サイクルの一部に関連する演算命令の順序を決定
する１つあるいはそれ以上のプログラムを含有する。プ
ログラム記憶装置５８中の特定のプログラムは論理プロ
セッサの論理回路５４により発生される出力信号により
選択される。一且、プログラムが選択されると、データ
プロセッサ１４は論理プロセッサ１２により非同期的に
動作させられ、選択されたプログラムを実行する。演算
装置６０は選択されたプログラムに応じて動作し、デー
タ記憶装置６２から出力される適切なデータ信号を使用
して所定の演算動作を実行する。データプロセッサ１４
はまた選択されたプログラムにより接続母線５０へ適切
な制御入力信号を与える。論理プロセッサ１２は一定の
繰返し動作をし続け、記憶装置１６が制御入力信号に関
係した装置アドレスを発生するとき、入力信号が論理回
路５４に転送され、前述方法で代表的な入力信号として
使用される。ここで、多重データプロセッサが使用され
る場合は、データ記憶装置６２は大容量データ記憶装置
２９とともに使用されあるいは大容量記憶装置２９によ
り置換されるということに留意されたい。

大容量データ記憶装置２９は市販されているいくつかの
記憶装置のうちどれでも１つを使用できる。さらに、接
続母線５０とデータ母線６４は機械データ情報から機械
接続情報を分離する。そして、ある特別なものに応用す
るには、論理プロセッサとの動作サイクルの間、データ
プロセッサ１４からデータ信号を受け、データプロセッ
サ１４へデータ信号を送ることが要求される。このこと
を達成するために、接続母線を介して論理プロセッサと
１時刻あたり１ビット通信する内部通信回路８６がそな
えられる。さらに、回路８６は単一ビット入力信号を多
重ビット信号と置きかえ、またその逆を行う。それ故、
第１図には、機械の動作サイクルを制御する論理プロセ
ッサが示されている。

論理プロセッサは論理判断を実行するのみで、演算動作
を実行することができない。接続母線は論理プロセッサ
と機械との間に接続され、単一ビット２進講接続情報の
みを搬送する。演算動作が必要な場合には、論理プロセ
ッサはデータプロセッサにより復号化される出力信号を
発生し、データプロセッサ中の演算命令の記憶されたプ
ログラムを選択するように動作する。データ母線はデー
タプロセッサを機械のデータ信号装置に接続し、多重ビ
ットデータ信号のみを導通させる。データプロセッサが
演算命令を実行する間、論理プロセッサは動作の連続サ
イクルを実行し続ける。記憶されたプログラムにより決
定される時刻に、データプロセッサは接続母線に帰還し
て論理プロセッサにより使用される入力信号を発生する
。これらの信号は、これらに相当する装置アドレスが接
続母線に発生されるとき、動作サイクル中のある時点に
おいて論理プロセッサにより受信される。従って、第１
図には、接続母線を介して機械に接続される論理制御一
定順序論理プロセッサと、データ母線を介して機械に接
続される１つあるいはそれ以上のプログラム制御順序デ
ータプロセッサとをそなえる一体となった非同期二重機
能多重プロセッサが示されている。第４ａ図と第４ｂ図
は連結線に沿って一体となることにより、第１図に概略
的に示された論理プロセッサ１２の要系を示す詳細ブロ
ック図である。

第４ａ図において、記憶装置１６は、不揮発性で電気的
に変更可能な固定記憶装置（ＲＯＭ）７０と、モード電
源スイッチ７２と、記憶アドレスカウンタ７６と、およ
び緩衝記憶装置８２とから構成されている。記憶語は信
号線７４を介して記憶装置７０から読み出され、記憶装
置７０へ書き込まれる。第２図に示すプログラミング装
置２０がプログラムを完了した後は、記憶装置転送制御
装置は、信号線８１を介して記憶アドレスカウンタ７６
に記憶語を供給する。信号線７８からモード電源スイッ
チ回路７２に信号が与えられて、例えば記憶装置７０の
議出し、書込み、あるいは消去といった動作モードが決
定される。記憶アドレスカウンタ７６はタイミング回路
４８から出力されるタイミング信号に応じて動作し、プ
ログラミング装置２０からプログラム母線４６および信
号線７４を介して記憶装置７川こ記憶語を転送する。記
憶装置７０にプログラムがロードされた後は、モード電
源スイッチ回路７２は議出し側に切換り、記憶アドレス
カウン夕７６はタイミング回路４８の動作に応じて、記
憶装置７０から連続的に且つ繰返し記憶語を読出す。読
出された記憶語はそれぞれ緩衝記憶回路８２に転送され
る。各記憶語の種々のビットはゲートを通り、該ビット
によって表現される情報の機能をもってそれぞれ別個の
回路要素に加えられる。例えば、各記憶語の初めの８ビ
ットは装置アドレスを示し、これは接続母線５０への出
力である。後述するように、装置アドレスはインターフ
ェース回路により復号化される。さらに前述した例に対
応させて説明すれば、記憶語の最後の２ビットすなわち
ビット１０と１１は要素機熊復号器８４の入力である。
機館復号器８４の出力は、考えられる４つの要素のうち
どれか装置アドレスに関係するか決定する。復号器は、
信号線７３に入力要素信号を、信号線７５にオァ要素信
号を、あるいは信号線７７に出力要素信号を発生する。
記憶語のビット９は、比較器８３に対する入力である。
この回路の他の入力としては接続母線５０から分岐され
る婆−続状態線９０の入力信号がある。この入力信号は
装置アドレスにより選択された入力あるいは出力装置の
電気的状態を示す。アドレス指定された入力あるいは出
力装置の実際の状態が該装置のプログラムされた状態に
相当する場合は、比較器８３は第１信号を導適状態に切
換える。例えば、記憶語が常関接点を示し、アドレス指
定された入力あるいは出力装置が付勢状態にあると入力
信号が示す場合は、比較器８３は第１信号を導適状態に
切換える。

同様に、記憶語が常閉接点を示し、アドレス指定された
入力あるいは出力装置が付勢状態にないことを入力信号
が示す場合は、比較器８３は再び第１信号を導適状態に
する。他の条件下では、比較器８３は第１信号を非導通
を示す状態に保持する。記憶装置が、回路分岐部分中の
第１接点要素を示す記憶語を議出したとすると、要素機
館復号器８４は、フリップフロツプ９１の入力に接続さ
れる信号線７３に入力要素信号を発生する。

フリップフロツプ９１は主リセツト信号（図示せず）あ
るいはオアゲートから出力されるリセット信号により前
もってリセットされている。オアゲート８７は信号線７
５のオア要素信号あるいは信号線７７の出力要素信号に
応じてリセット信号を発生する。アンドゲート８５はフ
リツプフロツプ９１のクロック入力端に接続される。ア
ンドゲート８５はタイミング回路４８により発生される
ＣＬＫ−２信号に応答する一入力端を有する。ＣＬＫ−
１およびＣＬＫ−２信号は各記憶ごとに１回ずつタイミ
ング回路から発生される。ただし、比較器８３と要素機
館復号器８４が信号を発生した場合はその後で発生され
る。さらに、ＣＬＫ−１信号はＣＬＫ−２信号の前に発
生する。フリツプフロッブ９１がリセットされた後は、
アンドゲート８５の他の入力はＣＬＫ−２信号がフリツ
プフロップ９１のクロック信号となるような状態となる
。フリップフロップ９１は、その入力端に入力要素信号
が加えられないと、その出力状態を変化させない。フリ
ップフロツプ９１の入力端に入力要素信号が加えられる
と、この信号の状態はフリップフロツプ９１のＱ出力に
あらわれる。Ｑ出力もまたその状態を変化させ、フリツ
プフロツプ９１がＣＬＫ−２信号によりさらにタイミン
グがとられるのを禁止する。フリツプフロツブ８９はフ
リツプフロツプ９１をリセットさせる信号と同一信号に
よりリセットされ、はじめアンドゲート７１がＣＬＫ−
１信号の遭遇を抑止するような状態にある。

しかし、フリツプフロツプ９１のＱ出力の状態が変化す
ると、それはフリツプフロツプ８９のタイミングをとる
ように動作する。フリップフロップ８９の入力端は比較
器８３の出力端に接続される。フリツプフロップ８９に
クロツク信号が加えられているときに比較器８３の出力
信号が非導適状態を示すと、フリツプフ。ップ８９のＱ
出力は状態を変化させない。さらに、フリツブフロツプ
９１と８９の出力はアンドゲート８５と７１がこれらフ
リツブフロツプにさらにクロツク信号が加えられるのを
抑止するように働く。従って「それらが再びリセットさ
れるまで、論理回路５４の出力は消勢状態を維持する。
フリップフロップ９１のＱ出力が状態を変化させるとき
に比較器８３から出力される第１信号が導遠状態を示し
ていると、第１信号のこの状態がタイミングをとられフ
リツプフロツプ８９のＱ出力にあらわれる。

この世力はアンドゲート７１からその抑止機能を排除す
る。従って、次の記憶語が読出され、信号線９０に別の
入力信号が発生し「比較器８３がこの次の記憶語により
示される接点が導適状態にあることを検出すると、ＣＬ
Ｋ−１信号が再びフリップフロップ８９にクロック信号
として入力し、比較器８３から出力される導適状機を示
す信号がそのＱ出力端にあらわれる。この回路は、各記
憶語を順次議出し、比較器８３が導適状態を検出しない
場合は、比較器８３から出力される非導適状態を示す第
１信号がクロック信号によりタイミングをとられてフリ
ツプフロツプ８９のＱ出力端に与えられ、その後フリッ
プフロップ８９にクロック信号が入力することが抑止さ
れ、出力信号が消勢状態に保持される。このように、比
較器８３とフリツブフロップ９１と８９は論理積機能を
実行するように動作するのである。論理積がとられた結
果はフリップフロツプ８９のＱ出力端により示される。
従って、フリツプフロップ８９は「ァンド」フリップフ
ロップと指称される。記憶語が復号化され、それにオア
要素信号が包含されている場合には、この信号は第１信
号の状態を「アンド」フリップフロツプ８９から「オア
」フリップフロッブ９９に転送するように動作する。

さらに、このオア要素信号はオアゲート８７を介してフ
リツプフロツプ９１と８９をリセットするように動作す
る。第１信号の示す導適状態がフリップフロップ８９に
記憶され、この状態がクロック信号によりタイミングが
とられてフリップフロップ９１に与えられると、回路分
岐部に導適状態が確立される。「アンド」フリツプフロ
ップ８９が上記分岐部分に並列な分岐部分の導適状態の
検出を続けても、この結果は意味がない。それは、１つ
の分岐部分で導適状態が確立しているからである。記憶
語が復号化され、それに出力要素信号が含まれていると
、この出力要素信号のはじまりがアンドゲート９７の一
方の入力により検出される。アンドゲート９７の他方の
入力はオアゲート９５の出力を受ける。オアゲート９５
はフリツプフロツプ８９と９９のＱ出力を受けるもので
ある。これらフリップフロツプのいずれか一方が導適状
態を記憶していると、信号線９３の出力信号が付勢状態
に切換わる。さらに、記憶装置から謙出された各出力要
素信号に応じてゲート９４により接続母線５０‘こ出力
ストローブ信号が発生される。

順次、詳細に説明するが、インターフェース回路は上記
出力ストローブ信号を使用してアドレス記憶装置に加え
られるある状態を示す出力信号のタイミングをとる。出
力要素信号の終端はアンドゲート６９の出力により決定
され、この終端によりフリップフロップ９１，８９およ
び９９がリセットされ、導通検査が再び開始される。要
するに、入力要素を指定する記憶語が発生するごとに、
「アンド」フリツプフロツプ８９中に記憶される第１信
号の状態により回路分岐部分が導適状態にあるか否かが
決定される。

オア要素信号を含む記憶語を読出すと、「アンド」フリ
ップフロッブ８９中の第１信号の状態が「オア」フリッ
プフロッブ９９中に記憶される。出力要素信号が発生さ
れたときに、第１信号の示す導適状態がフリップフロッ
プ８９あるいは９９に記憶されている場合には、信号線
９３の出力信号はその付勢状態に切換わる。この付勢状
態はインターフェース回路がこの付勢状態および出力要
素信号に応動できるようになるまで継続する。出力要素
信号の終機では、フリツプフロツプ９１，８９および９
９がリセットされて、出力信号が消勢状態に切換わる。
第４ｂ図において、機械１０は、入力装置９６、出力装
置９８、およびデータ信号装置１００をそなえている。

また、第４ｂ図には、入力インターフェース回路５２と
出力インターフェース回路５６の構成要素が示されてい
る。インターフェース回路５２と５６は、それぞれ複数
の独立要素の組を含む複数の盤から構成されることを留
意されたい。例えば、各入力回路盤は盤復号器１０２、
マルチプレクサ１０４、および分離回路１０６を含んで
いる。同様に、各出力回路盤は、盤復号器１０８、記憶
装置１１６、マルチプレクサ１１２、および分離回路１
２０を含んでいる。説明を簡単にするために、回路５２
と５６にはそれぞれ１つの入力回路盤と出力回路盤の構
成要素のみを示す。入力要素信号が発生されるとともに
、緩衝記憶装置８２が接続母線５０のアドレス線１０３
に装置アドレスを与えると、入力インターフェース回路
５２中の滋復号回路１０２がアドレス線１０３の装置ア
ドレスビット４乃至７を受信する。

これらのビットは望入力装置に関連する特定の入力回路
盤を選択する。装置アドレスビット１乃至３は、多重回
路１０４に対する入力となり、装置アドレスに関係する
入力装置に接続される分離回路中の特定のアィソレータ
を選択する。入力装置の状態は選択されたアィソレータ
を介してマルチプレクサ１０４に送信され、マルチプレ
クサ１０４は接続母線５０の接触状態線９０の入力信号
を発生し、アドレス指定された入力装置の状態を明示す
る。同様に、出力インターフェース回路５６は盤復号器
１０８を含み、この盤復号器１０８はアドレス線１０３
の装置アドレス信号のビット４乃至７に応動する。

盤復号器１０８は装置アドレスに応じて記憶装置１１６
を付勢する。さらに、装置アドレスのビツトー乃至３は
マルチプレクサ１１２の入力である。これらのアドレス
ビットはアドレス指定された盤における分離回路１２０
中の復数のアィソレータのうちの１つを選択する。論理
プロセッサ中のプログラムの各サイクルの間、出力要素
信号が復号化されるごとに、第４ａ図のアンドゲート９
４から出力ストローブ信号が発生される。出力ストロー
ブ信号は信号線１１５を介して記憶装置１１６において
受信される。さらに、出力信号が付勢状態にあれば、記
憶装置１１６は信号線９３を介して出力信号の付勢状態
を受信し記憶する。そして記憶装置１１６は選択された
アィソレータを付勢するよう動作し、選択されたアィソ
レータに直接接続される出力装置９８の一つを動作させ
る。出力装置は、論理プロセッサの次のサイクルが出力
信号を消勢状態に切換えるまで、動作状態を維持する。
この結果、機械の動作は、記憶されたプログラムにより
定められる論理命令に従って出力要素信号により制御さ
れる。前述の様に、論理プロセッサは、接続母線５０に
よりこの論理プロセッサに接続される非同期動作データ
プロセッサを組合わせて使用される。

第５図は、第１図に示したデータプロセッサの詳細を示
すブロック図である。復号器、記憶装置、および多重イ
ンターフェース回路１２２は接続母線５川こ接続され、
アドレス線１０３において受信される特定の装置アドレ
スを復号化するように動作する。インターフェース回路
１２２は出力信号の付勢状態に応じて動作し、出力スト
ローブ信号により上記特定の装置アドレスが一時的に記
憶される。さらに、他の特定の装置アドレスに応じて、
インターフェース回路１２２は入力信号を多重化し、接
続母線５０の接続状態線を介して論理プロセッサに戻す
。インターフェース回路１２２は入力および出力インタ
ーフェース回路５２と５６と同様な機能を有するので、
ここでは詳細説明を省略する。出力ストローブ信号が出
力され、出力信号が付勢状態にある場合に論理プロセッ
サが特定の装置アドレスを発生させると、インターフェ
ース回路１２２は装置アドレスを復号化し、その番号を
プログラムカウンター２４に予めセットする。

プログラムカウンタの状態により、例えばプログラム制
御可能な固定記憶装置（ＦＲＯＭ）で構成されるマクロ
プログラム記憶装置１２６中の所望のプログラムがアド
レス指定される。記憶装置１２６は、機械の動作に関係
するデータを使用する複数の演算命令を定める複数のプ
ログラムを包含する。従って、特定のプログラムは、イ
ンターフェース回路１２２により復号化可能なアドレス
を有する出力要素を明示する論理プロセッサ中の記憶語
により選択される。データプロセッサが選択されたプロ
グラムを実行している間、論理プロセッサは連続した繰
返しサイクル動作を継続している。従って、プロセッサ
は非同期的に動作する。データプロセッサの動作の間、
制御入力信号を発生する。論理プロセッサは、制御入力
信号のアドレスに相当する装置アドレスを有する入力要
素を示す記憶語を読出すとき、記憶入力信号は接続母線
５０の接続状態線９０を介して論理プロセッサに転送さ
れる。論理プロセッサは制御入力信号を他の入力信号と
前述のように関係づけて使用する。マクロプログラム記
憶装鷹１２６中の選択されたプログラムにおける命令は
命令復号器およびタイミング回路１２８により一連のマ
イクロ命令とタイミング信号にされる。

これらマイクロ命令とタイミング信号は制御およびタイ
ミング母線１３０を介してデータ記憶装置６２、演算装
置６０、およびデータ入出力マルチプレクサ１３２に送
信される。２進化１０進（ＢＣＤ）データ記憶装置１３
８は、機械の動作サイクルの準備の間確立される番号デ
ータを記憶するための複数の記憶場所を含む。

これら記憶場所は２つのデイジット記憶アドレスレジス
タ１３４から記憶アドレス母線１４０を介してアドレス
指定される。記憶アドレスレジスタ１３４はマクロプロ
グラム記憶装置１２６から出力データ母線を介して与え
られる信号によりラツチされる。ＢＣＤデータ記憶装置
もまた２つの専用記憶場所、すなわちＡレジスタ１４２
とＢレジスタ１４４を含む。これらのレジスタは演算装
置６０‘こよって使用されるデータ信号を記憶する。演
算装置６０は２進化１Ｇ隻法で動作し、Ａラッチ回路１
４６、Ｂラッチ回路１４８、９の補数回路１５０と１５
２、比較器１５４、ＢＣＤ加算器１５６、およびラッチ
回路１５８を包含する。

演算装置のＡおよびＢラッチ回路１４６と１４８は、記
憶アドレスレジスタ１３４、データ記憶装置１３８、あ
るいはデータ入出力マルチプレクサ１３２からデータ入
力母線６０を介してデータを受信する。マルチプレクサ
はデータ母線６４に接続され、データ母線６４は機械１
０のデータ信号装置１００から信号を受けるとともに信
号を転送するのに使用される。第４ｂ図に示すデータ信
号装置１００は圧力または温度トランスジューサ、位置
または速度トランスジューサ、制御機構の帰還または誤
差信号、通信モジュール等種々の形態をとることができ
る。

データインターフェース回路６５は使用されるデータ信
号装置の種々の型に対応して動作する回路を内蔵してい
る。例えば、インターフェース回路は、ディジタルーァ
ナログ変換器、アナログーディジタル変換器、ディジタ
ル一周波数変換器、周波数−ディジタル変換器等により
構成される。結局、マクロプログラム記憶装置はアドレ
ス出力母線１６２を介してデータ信号を直接アドレス指
定する。他のいくつかの機能も留意されたい。

プログラムカウンタ１２４は信号線１６４と１６６の信
号により制御される。このプログラムカウンタは、マク
ロプログラム記憶装置１２６から信号線１６６に与えら
れる信号により、飛越し命令に関係する状態まで飛越し
を行う。演算装置の比較器１５４から信号線１６４に与
えられる信号は比較動作が継続的に行われていることを
示し、プログラムカゥンタを次の命令（代表例としては
、飛越し命令）にスキップさせる。プログラムが実行さ
れる間、制御入力信号がマクロプログラム記憶装置１２
６から発生されて信号線１６８を介してインターフェー
ス回路１２２に与えられる。インターフェース回路１２
２は論理プロセッサが制御入力信号に関係する装置アド
レスを発生するのを待っており、該アドレスが発生され
た後、制御入力信号を接続母線を介して論理プロセッサ
に転送する。以下に、マクロプログラム記憶装置１２６
中に記憶されるプログラムを書込むのに使用される代表
的命令のリストを記載する。ＪＭ円−飛越し命令に関連
してプログラムされた番号により明示されるいくつかの
マクロ命令アドレスを飛越せ。

ＳＭＡＵ、ＳＭＡＬ−ＳＭＡＵ命令に関連してプログラ
ムされた番号により明示される最上位デイジットおよび
ＳＭＡＬ命令に関連してプログラムされた番号により明
示される最下位ディジツトを有する数に記憶アドレスレ
ジスタをセットせよ。

ＡＴＣ、ＢＴＣ−選択されたＡあるいはＢレジス夕の２
つの最下位ディジットに等しい値に記憶アドレスレジス
タをセットせよ。

ＣＴＡ、ＣＴＢ−選択されたＡあるいはＢレジス外こ記
憶アドレスレジスタの内容をロードせよ。

ＭＴＡ、ＭＴＢ−記憶アドレスレジスタにより特定され
たアドレス記憶場所に存在するデータを選択されたＡあ
るいはＢレジスタに移動せよ。ＡＴＭ、ＢＴＭ一選択さ
れたＡあるいはＢレジスタの内容を記憶アドレスレジス
外こより特定されたアドレス記憶場所に移動せよ。ＣＬ
Ａ、ＣＬＢ−選択されたＡあるいはＢレジスタをクリア
せよ。

ＩＮＡ、酎Ｂ−選択されたＡあるいはＢレジスタの内容
を増加させよ。

ＤＣＡ、ＤＣＢ−選択されたＡあるいはＢレジスタの内
容を減少せよ。

ＳＬＡ、ＳＬＢ−選択されたＡあるいはＢレジスタの内
容を左に１キヤラクタだけ桁送りせよ。

ＳＲＡ、ＳＲＢ−選択されたＡあるいはＢレジスタの内
容を右に１キヤラクタだけ桁送りせよ。ＣＺＡ、ＣＺＢ
−選択されたＡあるいはＢレジスタの内容を０と比較せ
よ。そして、等しい場合は、次の命令をスキップせよ。
等しくなければ、次の命令を実行せよ。ＴＳＡ、ＴＳＢ
−選択されたＡあるいはＢレジスタの符号を検査せよ。

正の場合は、次の命令をスキップせよ。負の場合は、次
の命令を実行せよ。ＣＳＡ、ＣＳＢ−選択されたＡある
いはＢレジスタの符号を変化させ反対の符号にせよ。Ａ
ＤＤ−Ａレジスタの内容とＢレジスタの内容を加算し、
その和をＡレジス外こ入力させよ。

ＳＵＢ−Ａレジスタの内容からＢレジスタの内容を減算
せよ。そして、その差をＡレジスタに入力させよ。ＣＭ
Ｇ−Ａレジスタの値の大きさとＢレジスタの値の大きさ
とを比較せよ。

そして、Ａレジス夕の値がＢレジスタの値に等しいか大
きいとき、次の命令をスキップせよ。Ａレジスタの値が
Ｂレジスタの値より小さいとき、次の命令を実行せよ。
ＣＭＥ−Ａレジスタの値の大きさとＢレジスタの値の大
きさとを比較せよ。そして、これらが等しいとき、次の
命令をスキップせよ。それらが等しくないとき、次の命
令を実行せよ。ＳＣＣ−ＳＣＣ命令に関連してプログラ
ムされている番号により特定されるビットをセットせよ
。

（制御入力信号が付勢状態にある）ＲＣＣ一ＲＣＣ命令
に関連してプログラムされている番号により特定される
ビットをリセットせよ。

（制御入力信号が消勢状態にある）ＮＯＰ−何の動作も
行われない。

上述のように、データプロセッサは２進化ＩＧ隼法（Ｂ
ＣＤ）データ信号により動作する。

各ＥＣＤデータ信号は符号ビットと７個の数字デイジツ
トからなっている。演算動作に必要な各マクロ命令が出
されている間、命令復号およびタイミング回路１２８は
信号を発生し、演算装置が１つのＢＣＤデータ信号を処
理するのに９個のパスを経るように命令する。演算装置
の第１のパスでは、符号ディジツトが謙出される。第２
乃至第８バスにおいては、演算装置は７個の数字デイジ
ツトをに基づいて動作し、第９パスでは、プログラムさ
れた命令の実行の結果生じるデータ信号の符号が決定さ
れ記憶される。命令復号およびタイミング回路１２８は
固定記憶装置（図示せず）を包含し、マクロプログラム
記憶装置中の各命令を復号化しいくつかのマイクロ命令
を与える。

好ましい実施例では、各マイクロ命令は８ビット語で構
成される。３つの最下位ビットは複数の演算動作−すな
わち、ゼロとの比較、Ａレジスタの内容とＢレジスタの
内容との比較、右への桁送り、左への桁送り増加あるい
は減少、減算、動作せず等の演算動作のうちどれを実行
させるかを決定する。

マイクロ命令中の別の２ビットは、例えば、読出しある
いは書込み、入力あるいは出力、無動作等のモード命令
を与えるのに使用される。さらに、他のビットは例えば
Ａレジスタ、Ｂレジスタ、ＭＡＲレジスタ等のアドレス
命令を与えるのに使用される。好ましい実施例では、８
個のマイクロ命令が定義される。

さらに、これらのマイクロ命令は以下の表０１こ示すパ
スと関係している。表□ マイクロ命令の定義 ハス マィクロ命令 動 作 Ｉ ＲＯＭｏ 放号Ｂを取出せ。

Ｉ ＲＯＭｘ 符号Ａを取出せ。

２−８ ＲＯＭ２ データＢを取出せ２‐８ Ｒ
ＯＭ３ データＡを取出せ２‐８ ＲＯＭ４ （
演算装置のテータ）を変更せよ、書込め９ ＲＯＭ
５ 符号Ｂを取出せ ９ ＲＯＭ６ 符号Ａを取出せ ９ ＲＯＭ７ （演算装置を）変更せょ、書込め
当業者には明らかな様に、各マイクロ命令の厳密な動作
は記憶語を構成する８個のビットの状態により具体的に
規定される。

マイクロ命令語を実行するために、演算装置における各
パスは９個のタイミングカウントに分割される。

以下に示す表ｍは各カウントを数字により識別し、各カ
ウントにおいて実行される動作を示したものである。さ
らに、各カウントによって動作されるマイクロ命令は該
マイクロ命令が使用される特定のバスに関連して規定さ
れる。表ｍカウントの定義 ヵゥ 動 作 ／ミス１パス２パス９
ント ‐８ＲＯＭＲＯＭＲＯＭ １ マイクロ命令を読出し復号 ０ ２ ５化せ
よ２ マイクロ命令を実行せょ ０ ２ ５３
マイクロ命岸合を謙出し復号 １ ３ ６化せ
よ４ マイクロ命令を実行せょ １ ３ ６５
マイクロ命令を読出し復号 ４ ７化せよ
６ 実行せよ、すなわち、演琴葦 ４ ７装
置のデータを変更せょ７ 実行せよ、すなわち、演算
４ ７装置のデ‐タを≧変更せょ８ 演算装
置中にラッチせょ ４ ７９ 適切な言成
熟飯所に書込め ４ ７データプロセッサ
の動作を明確にするために、簡単な命令の一例について
説明する。

第５図を参照するに、マクロプログラム記憶装置１２６
中のＡＤＤ命令が命令復号およびタイミング回路１ ２
８により復号化されると、タイミング信号が発生されて
、演算装置によって第１パスが開始される。パス１のカ
ウント１では、マイクロ命令ＲＯＭＯが謙出れて復号化
される。すなわち、記憶アドレスレジス外ま記憶アドレ
ス母線１４０を介してレジスタＢを選択する。カウント
２において、マイクロ命令ＲＯＭＯが実行され、タイミ
ング信号が発生され、データ記憶装置がＢレジスタ中の
データ信号の符号ディジットを母線１６０を介してＢラ
ッチ回路１４８のＢ符号記憶装置に転送する。第１パス
のカウント３において、マイクロ命令ＲＯＭＩが謙出さ
れ、復号化される。記憶アドレスレジスタは記憶アドレ
ス母線１４０を介してＡレジスタ１４２にアドレス指定
を行うように動作する。カウント４において、マイクロ
命令ＲＯＭＩが実行される。Ａレジスタ１４２中のデー
タ信号の符号ディジツトがデータ入力母線１６０を介し
てＡラツチ回路１４６のＡ符号記憶装置に転送される。
第１パスによりの間は他のカウントにおいては何の動作
を行われない。第２パスの始まり、すなわちカウント１
においては、マイクロ命令ＲＯＭ２が読み出されて復号
化され、記憶アドレスレジスタが再びＢレジスター４４
にアドレス指定を行う。

カウント２において、マイクロ命令ＲＯＭ２が実行され
、Ｂレジスタ中のデータ信号の第１数字ディジットがデ
ータ入力母線１６０を介してＢラツチ回路１４８に転送
される。同様に、第２パスのカウント３と４の間、マイ
クロ命令ＲＯＭ３が謙出されて実行される。そして、Ａ
レジスタ中に包含されるデータ信号の第１数字ディジッ
トがＡラッチ回路１４６に転送される。カウント５にお
いて、マイクロ命令ＲＯＭ４が謙出されて復号化され、
演算装置中のデータが変更され、Ａレジスタに書込まれ
る。従って、カウント５の間、命令復号化およびタイミ
ング回路１２８は信号を発生して、Ａレジスタを書込み
モ−ド｝こセットするとともに、演算装置を加算モ−ド
‘こセットする。第２パスのカウント６と７において、
マイクロ命令ＲＯＭ４が実行されて、ＡおよびＢラッチ
回路１４６と１４８中に包含される数字ディジットが補
数器１５０と１５２を介してＢＣＤ加算器１５６に加え
られる。カウント８において、和を示すデイジツトがラ
ツチ回路１５８に保持される。カウント９においてラッ
チ回路に保持されているディジツトがデータ出力母線１
３６を介してＡレジス外こ転送される（戻される）。バ
ス３において、演算装置は、パス２に関して説明したの
と全く同様に、ＡおよびＢレジスタ中のデータ語の次の
数字デイジツトにより動作する。従って、パス８以後、
ＡおよびＢレジスタ中のデータにより示される数値は加
算されてＡレジスタに戻される。パス９のカウント１お
よび２において、マイクロ命令ＲＯＭ５が諸出され、実
行される。加算マイクロ命令の場合においては、マイク
ロ命令ＲＯＭ５はその取出し命令のＮＯＰとして規定さ
れる。同様に、カウント３と４においても、マイクロ命
令ＲＯＭ６およびその取出し命令のＮＯＰが謙出され実
行される。カウント５乃至９においては、データ記憶装
置が書込みモード‘こセットアップされ、演算装置は新
しい符号を決定するようにセットアップされる。パス９
のカウント６と７においては、新しい符号が決定され、
カウント８において、新しい符号がラッチ回路１５８に
記憶される。カウント９において、新しい符号がデータ
出力母線１３６を介してＡレジスタ１４２に加えられそ
の最上位ディジツトとなる。上記説明は、マイクロ命令
に対するデータプロセッサの動作のほんの一例である。

電子計算機設計分野の当業者には、表Ａ、Ｂに情報が与
えられれば、上述の他のマイクロ命令に関するデータプ
ロセッサの動作は明らかであろう。上述の説明は、機械
１０のデータ信号装置１００（第４ｂ図参照）からデー
タインターフェース６５とデータ母線６４を介してデー
タ入出力マルチプレクサ１３２へデータ信号を転送する
場合のみを取り上げたものであることに留意されたい。
当業者には明らかな様に、上述の要素は双方性であり、
データプロセッサから機械のデータ信号装置へデータ転
送する場合にも使用できる。以上、論理プロセッサとデ
ータプロセッサを組み合わせて概略的に説明し、且つ個
々について詳細に説明した。ここで、再び、これらのプ
ロセッサが組み合わされてどのように動作するのかを明
確にするために、簡単な実際の状態の一例をとりあげて
検討してみる。非同期二重機能多重プロセッサ制御が適
用される一領域として工作機械の工具取換え機構の制御
があげられる。工具取換え機，構は工具基体中にいくつ
かの工具を貯蔵しており、工具取換え信号に応じて工具
基体と機械スピンドルの間で工具の取り換えを行うよう
に動作する。工具取換えサイクルの間、選択された工具
は工具取換え機構により取りもどされるために所定の基
体位置にあることが要求される。従って、工具取換えサ
イクルの間および他の選定された時間には、選択された
工具が所定の基体位置にあるように工具基体を移動する
必要がある。工具基体のこの移動はプログラムにより開
始することができ、また手動によっても開始することが
できる。さらに、手動制御には、一般に、工具基体を連
続的にあるいは一単位時間に一位置だけ移動させる制御
が含まれている。の明細書中で工具揺動（にがｉｏｇ）
とは工具基体が一単位時間に一位置移動することをいう
ものとする。論理およびデータプロセッサを必要とする
工具の時計方向の揺動サイクルの実際の動作について以
下説明する。第６図には、工具時計方向揺動サイクルを
制御する工具取換え機械の制御回路の代表例の小部分を
示す。図の各要素には前述のアドレス割当てに従って数
字アドレスが与えられる。さらに、各要素の右下の数字
は該要素に関係する記憶語の記憶アドレスを示す。第６
図の回路の論理機能を実行するプログラムはプログラミ
ング装置によって発生され、第２図乃至第４図を参照し
て説明したのと同様な方法で論理プロセッサのプログラ
ム記憶装置に転送される。第６図の信号線１７０１こは
、時計方向揺動指令信号が発生される前に満足されるべ
きいくつかの連続した条件が示されている。

第１に、データプロセッサ中で別のプログラムが実行さ
れている場合、あるいは、工作機械制御がそのサイクル
で行われている場合には常閉接点２１と１３が時計方向
の揺動サイクルの開始を禁止する。次に、常開接点１７
１と１７が時計方向の揺動サイクルが始まる前に工具取
換えアームに復帰位置にもどることを要求し、ドアに工
具基体が閉じられるのを防止するように要求する。さら
に、もし、反時計方向揺動用押しボタンが押された場合
には、常閉接点１７５が時計方向の揺動サイクルを禁止
する。上記のすべての条件が満足されると、時計方向揺
動押しボタンを押すことにより接点１７３が閉成され、
コイル１９が付勢され、時計方向の揺動サィクルが開始
される。１にＲの付勢により、図の信号線１７４の常閥
接点１９を閉成し、出力コイル１１９が付勢される。

以下に詳述するように、この装置アドレスがデータプロ
セッサにより復号化され、２つの入力信号が発生され、
これらの信号は接続母線にもどされ論理プロセッサによ
り受信される。第１信号はプログラムが終了していない
ことを示し、第６図の接続線１７２と１８２の常閉接点
２２１を閉成させる。ＩＱＲが引上げられるので、常開
接点１９が閉成され、回路分岐部１７２により１にＲが
自己保持される。コイル１１９は回路分岐部１７６に常
開接」点を有する。これらの接点はコイル２１を付勢す
るように動作し、回路分岐部１８２中の常開接点２１を
閉成し、コイル２１を自己保持させる。コイル２１が付
勢状態にあることはプログラムがデータプロセッサによ
り実行されていることを示し、このコイルの常閉接点は
（その１つが回路分岐部１７０中に示されている）、デ
ータプロセッサの動作を要求する他の指令の発生を禁止
する。このように動作する一例としては、反時計方向揺
動信号により付勢される回路分岐部１７８中の常開接点
１１７があげられる。回路分岐部１８川ま破線で示され
ており、データプロセッサ中のプログラムの実行を要求
する他のすべての指令信号を示している。コイル１１９
が付勢されるとすぐに、データプロセッサ中のプログラ
ムが選択され、入力信号がプログラムが終了していない
ことを表示するとともに、すなわち、回路分岐部１８２
の常開接点２２１により示すとともに、データプロセッ
サもまた接続母線に入力信号を発生し、工具基体電動機
に時計方向に動くように指令を与える。

この信号は、回路分岐部１８４中に示されている常開接
点２１７のアドレスに相当する装置アドレスを有する。
直列接続された要素１７，１７１，１５および６９によ
り示される状態が回路分岐部１８４が導適状態にあると
いうことならば、そして、論理プロセッサが電動機揺動
指令信号を復号化し接点２１７を閉成すると、コイル６
７が付勢される。コイル６７が付勢されると、電動機が
工具基体に接続され、工具基体を時計方向に移動させる
。この動きはデータプロセッサ中で実行されているプロ
グラムにより監視される。そして、工具基体が時計方向
に１位置進むと、電動機揺動指令が終了し、接点２１７
が開放され、プログラム終了入力信号が発生され、コイ
ル１９と２１の自己保持が解かれる。第７図は、時計方
向揺動サイクルの間にデータプロセッサにより実行され
るプログラムのフローチャートである。

時計方向揺動プログラムがコイル１１９により選択され
た後は、処理ブロック１８６が動作してプログラム終了
接点２２１をリセットし、コイル１９と２１が自己保持
されるようにする。処理ブロック１８８は時計方向揺動
接点２１７をセットし、工具基体を時計方向に移動する
。工具が所定基体位置に位置するとき、リミットスイッ
チが動作している。判断ブロック１９０はリミットが動
作しているか否かを判断する。リミットスイッチが動作
していると、工具基体は移動されなかったことを意味す
る。リミットスイッチが消勢されるまで判断ブロック１
９０のまわりのループによって繰返し処理が行われる。
次の判断ブロック１９２も再度リミットスイッチが付勢
されているか否かを判断する。リミットスイッチが付勢
されていない場合は、所定位置は基体上の２つの工具の
間にある。判断ブロック１９２がリミットスイッチが再
び付勢されるまで判断ブロック１９２のまわりのループ
によって繰返し処理が行われる。そして、処理ブロック
１９４が時計方向移動接点２１７をリセットし、コイル
６７を消勢させ、工具基体移動を終了する。要するに、
工具基体は移動するように指令が与えられ、データプロ
セッサプログラムが、予め定められた基体位置にあるリ
ミットスイッチが消勢されたことを検出し、次の付勢は
ある工具が予め定められた位置から移動し、他の工具が
予め定められた位置にきたことを示す。

フローチャートの休止は工具基体の新しい位置を計算す
るのに必要なステップを示している。

一般に、これは、単に古い工具基体位贋の値を１つ増加
させることにより達成される。この増加処理は処理ブロ
ック１９６により示されている。なお、この状態は、増
加された数が工具基体位置の最大数より大きい場合に生
じる。判断ブロック１９８は新しい工具基体位置の数が
非常に大きいか否かを判断する。非常に大きい場合には
、処理ブロック２００は第１工具基体位置として新しい
工具基体位置を決定する。このことは、工具基体がその
最終位置数から第１位置数にもどったことを意味する。
結局、処理ブロック２０４はプログラム終了接点２２１
をセットし、第６図の回路分岐部分１７２と１８２の常
朗接点２２１を開放し、それぞれコイル１９と２１の自
己保持を解く。コイル１９と２１の自己保持が解かれる
ことにより時計方向揺動サイクル動作が完了する。以下
に示す表Ｗは第７図のフ。

ーチャートを実行する符号化されたプログラムである。
表 Ｗ 轍柿揺動。

ログラムな命令 注 釈 １００ ＲＣＣ ３プログラム終了接点２２１をリセ
ットセ士よ１０１ ＳＣＣ Ｏ時宅計方向移鯛鰯接点
２１７をセットせよ１０２ １ＴＢＯ 工具を取換命
令（十０００ＴＴＦＨ）をＢレジスタに転送せょ１０３
ＳＬＢ Ｂレジスタを左へ１ディジット杉布送り
せよ（十００ＴＴＦＨＯ）１０４ ＣＴＢ Ｂレジ
スタの内容を記憶アドレスレスレジスタへ転送せよ（Ｈ
Ｏ）１０５ ＣＴＢ 記憶アドレスレジスタの内容
をＢレジスタに転送せよ（十０００００ＨＯ）１０６
ＣＺＢ Ｂレジスクの内容を０と上頚要せよ。

０に等しければ次の命令をスキッフ。

モ士よ。

１０７ ＪＭＰＩ０２Ｂレジスタの内容が０ならばアド
レス１０２に飛越せ１０８ １ＴＢＯ 工目敗吠え命
令（十０００ＴＴＦＨ）をＢレジスタに転送せょ１０９
ＳＬＢ Ｂレジスタを左へ１ビット村齢送りせよ
（十００ＴＴＦＨ○）１１０ ＢＴＣ Ｂレジスタ
の内容を記憶アドレスレジスタへ車競美せよ（ＨＯ）１
１１ ＣＴＢ 記憶アドレスレジスタの内容をＢレ
ジスタに転送せよ（十０００００ＨＯ）１１２ ＣＺＢ
Ｂレジスタの内容を０と上損要せよ、ＯＫ等しけ
れば次の鈴令をスキップ七士よ １１３ ＪＭＰＩ１５Ｂレジスタの内容が０ならば、ア
ドレス１１５へ飛雛成せ１１４ ＪＭＰＩ０８ Ｂレジ
スタの内容が０ならばアドレス１０８へ飛越せ１１５
ＲＣＣ Ｏ時肩計方向移畑霞沸接点２１７をリセット
セ士よ１１６ ＳＭＡＵ Ｏ記憶アドレスレジスタの最
伍位ビットをＯＫセットせよ１１７ ＳＭＡＬ ４記憶
アドレスレジスクの最下位ピッットを４にセットせょ１
１８ＭＴＢ 記憶アドレス０４に相当するデータ（
工具基体位置数）をＢレジスタへ移動せよ １１９ １ＮＢ Ｂレジスタの内容を新しい工具基
体位轍を浦数に湖雌よ１２０ ＳＭＡＬ ２ 記憶アド
レスレジスタの最下位ビットを２Ｋセットせよ１２１Ｍ
ＴＡ 記憶アドレス０２に相当するデータ（工具基
体位置数）をＡレジスタ修秘よ １２２ ＣＭＧ Ａレジスタの内容とＢレジスタの
略を豚せよＡレジスタの内容がＢレジスタの 内容より大きいならは次の命令を スキツプモ士よ １２３ ＪＭＰ１２５ Ａレジスタの内容とＢレジスタ
の内容が等しければアドレス１２５へ飛鍵或せ １２４ ＪＭＰ１２７ Ａレジスタの内容がＢレジスタ
の内容より／」・さげればアドレス１２７へ飛艇成せ １２５ＣＬＢ Ｂレジスクをクリアせよ（十０００
００００）１２６ １ＮＢ Ｂレジスタの内容を垢
勤ロせよ（十００００００１）１２７ ＳＭＡＬ ４
記憶アドレスレジスタの最下位ビットを４にセットせよ
１２８ ＢＴＭ 記憶アドレス０４に相当する記憶
鰯にＢレジス側略を糠せよ １２９ ＳＣＣ ３ プログラム終了接点２２１をセ
ットモ士よ１３０ ＪＭＰ ０ 側熱よ プログラムはこの明細書中で前に取り上げた多くのマク
ロ命令を使用する。

これら注釈の付されたマクロ命令の説明は不必要なプロ
グラムの詳細説明も含んでいる。さらに説明が必要な領
域がただ１つある。工具取換え機構に対する機構プロセ
ッサを実行するには、論理プロセッサの制御の下に接続
母線からデータ母線にある情報を転送する必要がある。
このことは、１つあるいはそれ以上のデータレジス夕を
含むこれら２つの母線間に内部通信回路８６を設けるこ
とにより達成される。レジスタには、論理プロセッサの
サイクルの間の適当な時間に情報ビットが供給される。
さらに、データプロセッサ中のプログラムの実行の間、
これらレジスタ中の情報をデータ母線を介してデータプ
ロセッサに転送される。この交換の例は、上記表Ｗ中に
示される時計方向揺動プログラムにより必要とされる工
具取換え命令語である。

工具取換え命令は、符号ディジットと７個のＢＣＤ数字
デイジットからなる８ビット語である。第１ビット日‘
ま工具基体の予め定められた位置にあるリミットスイッ
チの状態を明示する。第２ディジットは基体中の第１工
具を示す。次の２つのディジットＴは現在の工具番号を
示す。時計方向揺動プログラムに関係する唯一のデイジ
ツトはデイジット日である。論理プロセッサの各サイク
ルの間、リミットスイッチの現在の状態を示す情報ビッ
トおよび現在の工具情報が接続母線から内部通信回路（
第１図参照）に転送される。プログラムのアドレス１０
２において、この工具取換え命令が内部通信回路からデ
ータ母線に沿ってＢレジスタに転送される。時計方向揺
動プログラムはディジツト日の状態にのみ関係するので
、ステップ１０３乃至１０５のリミットスイッチの状態
は工具取換え命令のデイジット日から独立したものであ
る。そして、デイジットはゼロと比較されてその状態が
決定され、プログラムはそのときの状態に応じて継続す
る。以上、添附図面を参照して本発明の好ましい実施例
を詳細に説明したが、本発明がこの実施例あるいは上記
詳細説明に限定されるわけではなく、本発明の思想およ
び特許請求の範囲から逸脱せず、種々の変形、置換をな
し得るのはもちろんである。

【図面の簡単な説明】

第１図は多重プロセッサシステムを示す概略ブロック図
、第２図は論理プロセッサとともに使用されるプログラ
ミング装置の制御選択に用いられるパネルの例を示す説
明図、第３図は代表的な機械制御回路すなわちはしご型
回路からなる基本要素を示す接続図、第４図ａおよび第
４図ｂは互いに連結線に沿って連結され論理プロセッサ
の詳細を示すブロック図、第５図はデータプロセッサの
詳細を示すブロック図、第６図は多重プロセッサシステ
ムを使用することが必要な機械制御回路の一例を示す接
続図、第７図は工具基体の時計方向揺動サイクルを制御
するルーチンを示す流れ綾図である。 〔符号説明〕、１０…・・・機械、１１・・・・・・デ
ータプロセッサ、１２・…・・論理プロセッサ、１４…
・・・データプロセッサ、１６・・・・・・記憶装置、
１８・・・・・・プログラム装置、２０・…・・プログ
ラミング装置、２３・・・・・・テープカセット装置、
２９……大容量データ記憶装置、４６・・…・プログラ
ム母線、５０…・・・接続母線、５２・・・・・・入力
インターフェース回路、５４・・・・・・論理回路、５
６・・・・・・出力インターフェース回路、５８・・・
・・・プログラム記憶装置、６０・・・・・・演算装置
、６２・・・・・・データ記憶装置、６４・・・・・・
データ母線、６５・・・・・・データインターフェース
回路、８６……内部通信回路、９６……入力装置、９８
・・…・出力装置、１００・・・・・・データ信号装置
。 Ｌ髪′図 第２図 第３図 筆う図 第４図０ 第４図ら 髪ら図 第７図

Claims (1)

1. 【特許請求の範囲】 １ 機械動作に応じて入力信号を発生する入力装置を有
   し且つ前記機械動作を変更する出力信号を受信する出力
   装置を有する機械を制御する装置であって、下記（ａ）
   （ｂ）（ｃ）（ｄ）（ｅ）をそなえる装置。 （ａ）単一データビツト接続母線５０。（ｂ）前記接続
   母線と前記機械の入力および出力装置との間に接続され
   、前記接続母線と前記入力および出力装置との間で前記
   入力および出力信号をそれぞれインターフエースするイ
   ンターフエース回路５２，５６。 （ｃ）前記接続母線に接続され、前記入力信号に応動し
   、記憶されている論理命令の組に従って機械動作に応じ
   た出力信号を発生する単一データビツト論理プロセツサ
   １２。 （ｄ）接続母線に接続され、前記出力信号の１つに応じ
   て、記憶されている演算命令の組を前記論理プロセツサ
   と非同期的に実行することによりさらに入力信号を発生
   するデータプロセツサ１４。 （ｅ）データプロセツサに接続されるデータ通信回路６
   ４，６５，１３２。 ２ 特許請求の範囲第１項に記載の装置において、前記
   単一データビツト論理プロセツサが下記（ａ）（ｂ）を
   そなえることを特徴とする装置。 （ａ）入力装置の所定の状態のパターンを示す論理命令
   を記憶し、機械動作の所望のサイクルを規定する記憶回
   路１６。（ｂ）前記記憶回路に応じて動作し、接続母線
   に接続されて、前記機械の入力装置の所定状態に相当す
   る該入力装置の実際の状態に応じて出力信号を発生する
   論理回路５４。 ３ 特許請求の範囲第２項に記載の装置において、前記
   記憶回路が下記（ａ）（ｂ）をそなえることを徴とする
   装置。 （ａ）所望の状態を示す一連の記憶語と、前記入力およ
   び出力装置の装置アドレスと、これに関係する論理命令
   とを記憶し、前記機械動作の所望サイクルを摸擬する記
   憶装置７０，７２。 （ｂ）繰返し行われる一定の連続サイクル中に記憶語を
   連続的に読出し、接続母線に装置アドレスを与える走査
   回路７６，８２。 ４ 特許請求の範囲第３項に記載の装置において、前記
   論理回路が下記（ａ）（ｂ）（ｃ）をそなえ下記（ｄ）
   を特徴とする装置。 （ａ）記憶語を復号化して、入力、出力、およびオア要
   素信号を発生し、前記入力および出力要素信号が関連す
   る装置アドレス信号を有するような要素機能復号器８４
   。 （ｂ）入力要素信号を有する連続した記憶語と装置アド
   レスに連続的に応動し、連続した記憶語により示される
   所望の機械状態と、前記第１装置アドレスに関係する入
   力信号により示される実際の機械状態を比較する比較器
   ８３。 （ｃ）前記要素機能を復号器と前記比較器とに応動して
   、所望の機械状態と実際の機械状態の連続的一致および
   オア要素信号あるいは出力要素信号の連続した復号化に
   応じて出力信号を与える論理要素８９，９１，９９。 （ｄ）前記比較器と論理要素８９は論理積機能を実行す
   るように動作する。 ５ 特許請求の範囲第４項に記載の装置において、前記
   論理要素が下記（ａ）（ｂ）（ｃ）をそなえることを特
   徴とする装置。 （ａ）前記比較器に接続され、連続した記憶語の復号化
   に応動し、前記機械の所望状態と実際の状態の連続的一
   致に応じて第１信号を記憶する第１論理記憶装置８９。 （ｂ）前記第１論理記憶装置と前記要素機能復号器に接
   続され、前記第１信号を記憶し、オア要素信号に応じて
   前記第１論理記憶装置をリセツトする第２論理記憶装置
   ９９。（ｃ）前記第１および第２論理記憶装置と要素機
   能復号器に応動し、前記第１信号と出力要素信号のはじ
   まりに応じて出力信号を発生し、前記出力要素信号の終
   端に応じて前記第１および第２論理記憶装置をリセツト
   するゲート回路網６９，８７，９５，９７。 ６ 特許請求の範囲第５項に記載の装置において、前記
   記憶装置が不揮発性電気的変更可能固定記憶装置７０で
   構成されることを特徴とする装置。 ７ 特許請求の範囲第１項に記載の装置において、前記
   データプロセツサが下記（ａ）（ｂ）（ｃ）をそなえる
   ことを特徴とする装置。 （ａ）前記出力信号の１つに応じて、演算命令の記憶さ
   れたプログラムを選択するプログラム記憶装置５８。 （ｂ）データ信号を記憶するデータ記憶装置６２。 （ｃ）前記プログラム記憶装置およびデータ信号に応動
   して、演算命令を実行し、接続母線にさらに入力信号を
   与え前記論理プロセツサに使用されるようにする演算装
   置６０。８ 特許請求の範囲第７項に記載の装置におい
   て、前記プログラム記憶装置が下記（ａ）（ｂ）（ｃ）
   をそなえることを特徴とする装置。 （ａ）それぞれが一連の演算命令を含んでいるいくつか
   のマイクロ命令を記憶するプログラム記憶装置１２６。 （ｂ）前記接続母線と前記プログラム記憶装置との間に
   接続され、前記出力信号の１つに応じてプログラムの１
   つを選択する復号化記憶装置および多重回路１２２，１
   ２４。（ｃ）プログラム記憶装置に応動し、各マイクロ
   命令を復号化していくつかのマイクロ命令とタイミング
   信号を発生する命令復号器１２８。 ９ 特許請求の範囲第８項に記載の装置において、前記
   復号器および多重回路が下記（ａ）（ｂ）をそなえるこ
   とを特徴とする装置。 （ａ）前記出力信号の１つと第２装置アドレスに応動し
   て、前記第２装置アドレスを復号化し記憶する復号回路
   １２２。 （ｂ）記憶された第２装置アドレスに応動し、所定数を
   設定し、前記プログラム記憶装置中のマイクロプログラ
   ムの前記１つを選択するプログラムカウンタ１２４。 １０ 特許請求の範囲第９項に記載の装置において、前
   記データ信号が２進化１０進数で表現され、前記データ
   記憶装置がさらに２進化１０進記憶装置をそなえること
   を特徴とする装置。 １１ 特許請求の範囲第１０項に記載の装置において、
   前記演算置が２進化１０進数に応じて、１パスあたり予
   め定められた一定数のタイミングカウントを有する予め
   定められた該演算装置を通る一定数のパスにより構成さ
   れる一定サイクルにおいて前記マイクロ命令のそれぞれ
   を実行することを特徴とする装置。 １２ 特許請求の範囲第１項に記載の装置において、さ
   らにデータ母線に接続される大容量データ記憶装置２９
   をそなえ、データ信号が前記大容量データ記憶装置から
   データプロセツサに転送されるとを特徴とする装置。 １３ 特許請求の範囲第１項に記載の装置において、前
   記機械がさらにデータ信号を発生し且つ受信する他の装
   置をそなえ、データ通信回路が下記（ａ）（ｂ）（ｃ）
   をそなえることを特徴とする装置。 （ａ）データ母線６４。（ｂ）前記データ母線と前記他
   の装置とに接続されこれらの間でデータ信号をインター
   フエースするデータインターフエース回路６４。 （ｃ）前記データ母線と前記データプロセツサとの間に
   接続され、これらの間において信号を多重化するデータ
   入出力マルチプレクサ１３２。 １４ 特許請求の範囲第１項に記載の装置において、さ
   らに、前記接続母線と前記データ母線との間に接続され
   、前記論理プロセツサから出力される単一データビツト
   出力信号を前記データプロセツサ用の多重ビツトデータ
   信号に変換し、前記データプロセツサから出力される多
   重ビツトデータ信号を前記論理プロセツサ用の単一ビツ
   ト入力信号に変換するような内部通信回路８６をそなえ
   ることを特徴とする装置。