JPS6362769B2 - - Google Patents

Description

【発明の詳細な説明】 （発明の属する技術分野の説明） 本発明はデータ処理装置を制御するためのマイ
クロプログラムにおいて、制御メモリをアクセス
するために使用するマイクロプログラム制御方式
に関する。

（従来技術の説明） 従来からマイクロプログラム制御における制御
メモリへのアドレス制御方式に関しては、命令レ
ジスタの動作コードを解読して制御メモリをアク
セスする方式や、命令レジスタと制御メモリとの
間に、さらに第２の制御メモリを設け、第２の制
御メモリに対してマクロ命令語ごとに制御メモリ
の先頭アドレスを割当てる様にして、命令語の動
作コードに依り第２の制御メモリをアクセスする
方式が採用されていた。後者においては、第２の
制御メモリをアクセスすると、これに対応したア
ドレスから該当する命令語の制御メモリにおける
先頭アドレスが読出される。この先頭アドレスに
より制御メモリをアクセスし、これによつて制御
メモリから読出されたマイクロ命令を実行するこ
とによりデータ処理装置の制御が行われるわけで
ある。しかしながら、これらの方式においてはマ
クロ命令ごとに先頭アドレスが異なることになる
ため、非常に大きな容量の制御メモリが必要とな
る欠点があつた。このような欠点を除去する方式
として制御メモリをデータ準備ルーチンと実行ル
ーチンとに分け、マクロ命令が第１の制御メモリ
の各ルーチンを共通に使用できる様にして、さら
に第２の制御メモリに各ルーチンの先頭アドレス
をマクロ命令ごとに記憶する様にしておく方法が
ある。しかし、この方法では第２の制御メモリに
記憶されているアドレスがマクロ命令ごとに設け
られた各ワード内に複数個含まれることになり、
制御メモリのビツト方向に容量が増加すると云う
欠点がある。

以上説明した様に、従来の方式ではいずれにし
てもハードウエア量が増加すると云う欠点があ
る。

（発明の目的の説明） 本発明の目的は命令語の動作コードにより第２
の制御メモリをアクセスする時、さらに第２の制
御メモリの特定領域を詳細にアクセスするために
必要な制御を行うための特定フイールドを設け、
マクロ命令が実行される時、最初に第２の制御メ
モリの内容を読出し、読出された内容に含まれて
いる特定フイールドの制御に従つて、再び第２の
制御メモリから必要な内容を読出すことによつて
第２の制御メモリのビツト方向の容量を減ずるこ
とができ、さらに第１の制御メモリの容量を増加
させることなくマイクロプログラムを格納し、且
つ、有効に活用することができる様に構成したデ
ータ処理装置を提供することにある。

（発明の構成と作用の説明） 本発明によるマイクロプログラム制御方式を実
現するためのデータ処理装置は命令レジスタと、
第１の制御メモリと、マイクロ命令レジスタと、
制御メモリアドレスレジスタと、第２の制御メモ
リと、読出しレジスタと、第１のアドレス切替部
と、第２のアドレス切替部と、加算器と、制御部
とを具備している。

命令レジスタは命令語を保持するためのレジス
タである。第１の制御メモリはマイクロプログラ
ムを記憶するためのメモリである。

マイクロ命令レジスタは第１の制御メモリから
読出されたマイクロ命令を保持するためのレジス
タである。制御メモリアドレスレジスタは次に実
行すべきマイクロ命令のアドレスを保持してお
き、第１の制御メモリへこのアドレスを供給する
ためのレジスタである。第２の制御メモリは第
１、および第２の特定フイールドを含むものであ
り、第１の特定フイールドには必要な処理ルーチ
ンのアドレスを格納し、第２の特定フイールドに
は第１の特定フイールドの内容を識別するための
情報を保持し、これによつて有効に必要な開始ア
ドレスを選択できる様に構成してある。読出しレ
ジスタは第２の制御メモリの第１の特定フイール
ドから読出されたアドレス情報を保持するための
レジスタである。

第１のアドレス切替部は少くとも第２の制御メ
モリの第１の特定フイールドの内容と、第１の特
定フイールドの内容を保持するための読出しレジ
スタの出力とを入力していずれかを選択し、制御
メモリアドレスレジスタに対して必要なアドレス
情報を供給するためのものである。第２のアドレ
ス切替部は第２の制御メモリの第１の特定フイー
ルドの内容を読出すために、命令レジスタに保持
されている動作コードと、第２の制御メモリの第
２の特定フイールドの内容とによつて決定された
条件に応じて、選択的に必要なアドレス情報を第
２の制御メモリへ供給するものである。

加算器は制御メモリアドレスレジスタにセツト
されているアドレス情報を１づつ増分し、アドレ
ス加算を行うためのものである。制御部は第１、
および第２の制御メモリからの指示に基づいて第
１、および第２のアドレス切替部を制御するため
のものである。

（実施例の説明） 次に本発明について図面を参照して詳細に説明
する。第１図は本発明によるマイクロプログラム
制御方式を実現するためのデータ処理装置の一実
施例を部分的に示すブロツク図である。第１図に
おいて、１は命令レジスタ、２は第１の制御メモ
リ、３はマイクロ命令レジスタ、４は制御メモリ
アドレスレジスタ、５は加算器、１１は第２の制
御メモリ、１２は第２の制御メモリにおける第１
の特定フイールドの内容を保持するための読出し
レジスタ、１３は第１のアドレス切替部、１４は
制御部、１５は第２のアドレス切替部である。第
１の制御メモリ２は通常、データ処理装置におい
て実行されるマクロ命令を解読し、マクロ命令に
応じてマクロ命令を実行する時に使用するもので
ある。すなわち、マクロ命令が実行される時に
は、制御メモリアドレスレジスタ４に対して信号
線１３１を介して開始アドレスが第１のアドレス
切替部１３から送出される。そこで、制御メモリ
アドレスレジスタ４から信号線４０１，４０３を
介して加算器５へアドレスを１だけ増分するため
のアドレス情報が送られてくる。加算器５では信
号線５０１を介して増分情報を第１のアドレス切
替部１３に送出する。そこで、第１のアドレス切
替部１３から信号線１３１を介して再び＋１だけ
増分されたアドレスが制御メモリアドレスレジス
タ４に加えられる。この時、第１のアドレス切替
部１３では信号線５０１を介して加算器５から加
えられたアドレス情報か、あるいは信号線１２１
を介して転送されてくる開始アドレスか、または
信号線１１２，１１３を介して転送されてくる開
始アドレスかを制御信号線１４２上の制御信号に
従つて選択する。ここで、加算器５から加えられ
るアドレス情報が選択されている場合には、上に
説明した様このアドレス情報が制御メモリアドレ
スレジスタ４に送出される。その結果、このアド
レス情報に依つて信号線４０１，４０２を介して
第１の制御メモリ２をアクセスし、信号線２０１
を介して上記アドレスに記憶されているマイクロ
命令がマイクロ命令レジスタ３に読出される。通
常、加算器５によつて得られたアドレス情報に依
つて順次、第１の制御メモリ２からマイクロ命令
がマイクロ命令レジスタ３に読出されて実行され
る。

一般にマクロ命令が実行される時には、最初に
マクロ命令が外部の主記憶装置から読出されて命
令レジスタ１に保持される。次に、制御メモリア
ドレスレジスタ４により第１の制御メモリ２がア
クセスされ、第１の制御メモリ２の出力信号線２
０２上に実行中のマクロ命令の最後のマイクロ命
令ステツプを示しているマイクロ命令が送出され
ているときには、この出力信号に対して制御部１
４は応答する。すなわち、このマクロ命令の最後
のマイクロ命令ステツプを示すマイクロ命令に対
して制御部１４が応答すると、命令レジスタ１に
保持されている命令語の動作コードに依り、第２
のアドレス切替部１５を介して第２の制御メモリ
１１がアクセスされる。

次にアドレス切替え動作を詳細に説明するた
め、第２のアドレス切替部１５の回路構成の一実
施例を第２図に示す。第２図において、第２のア
ドレス切替部１５は第１、および第２の切替回路
４１，４２から成立つ。信号線１０１，１０３、
ならびに信号線１０１，１０２を介して、それぞ
れ第１の切替回路４１、ならびに第２の切替回路
４２に対して動作コードが命令レジスタ１より送
出される。そこで、第１および第２の切替回路４
１，４２ではさらに入力データの最上位ビツトに
それぞれ０、および１を付加している。制御部１
４から信号線１４１を介して送出された制御信号
の状態が０の時には、第１の切替回路４１は入力
データを選択して信号線151に送出し、第２の制
御メモリ１１をアクセスする。いつぽう、制御部
１４から信号線１４１を介して送出された制御信
号の状態が１の時には、第２の切替回路４２は入
力データを選択して信号線１５１に送出し、第２
の制御メモリ１１をアクセスする。第２の制御メ
モリ１１において、第１の特定フイールドには第
１の制御メモリ２の開始アドレスを記憶し、第２
の特定フイールドには識別ビツトを記憶してい
る。識別ビツトは開始アドレスが命令実行準備ル
ーチンの開始アドレスであるか、あるいは命令実
行ルーチンの開始アドレスであるかを識別するも
のである。もし開始アドレスが命令実行準備ルー
チンの開始アドレスであるならば、第２の特定フ
イールドには例えば状態１が指定され、開始アド
レスが命令実行ルーチンの開始アドレスであるな
らば、第２の特定フイールドには例えば状態０が
指定される。従つて、第１の特定フイールドが命
令実行ルーチンのアドレスを表わすものであるな
らば、状態０が指定されることになる。この場
合、マクロ命令が実行されて第１の制御メモリ２
の出力信号線２０２に対して該当マクロ命令のマ
イクロ命令ステツプ終了指示マイクロ命令が送出
されると、制御部１４にその旨告知され、制御部
１４には信号線１１４を介して第２の制御メモリ
１１の第２の特定フイールドの内容が送出されて
くる。

第３図は第１図における制御部１４の回路構成
の一実施例を示すブロツク図である。第３図にお
いて、制御部１４は第１、および第２のANDゲ
ート５２，５３と、フリツプフロツプ５１とを具
備して構成してある。信号線１１４を介して制御
部１４に入力された第２の特定フイールドの内容
に依り、フリツプフロツプ５１はセツトされ、フ
リツプフロツプ５１に第２の特定フイールドの内
容が記憶される。このフリツプフロツプ５１は信
号線１１４上の信号の状態が１の時にセツトさ
れ、第２のANDゲート５３の出力信号の状態が
１の時にリセツトされる。第２のANDゲート５
３は信号線２０２にマクロ命令のマイクロ命令ス
テツプ終了指示マイクロ命令が現われ、且つ、フ
リツプフロツプ５１がセツトされている時に限つ
て開き、これに依つて出力信号線５３１，１４１
上の状態は１となり、従つて信号線５３１を介し
てフリツプフロツプ５１はリセツトされる。

信号線２０２上に実行中のマクロ命令のマイク
ロステツプ終了指示マイクロ命令が到来し、制御
部１４に内蔵されているフリツプフロツプ５１の
出力の状態が０であると、第１のアドレス切替部
１５に対して制御部１４から信号線１４１を介し
て送出されている信号の状態は０である。この場
合、動作コードは第１の切替回路４１によつて選
択され、これによつて第２の制御メモリ１１がア
クセスされる。ここで、第２の制御メモリ１１か
ら読出された第２の特定ビツトは命令準備ルーチ
ンを表示しており、信号線１１４上に送出された
信号の状態は１となつている。いつぽう、第２の
制御メモリ１１の第１の特定フイールドの内容は
信号線１１１，１１２を介して読出しレジスタ１
２に送出され、読出しレジスタ１２に記憶される
と共に、信号線１１１，１１３を介して第１のア
ドレス切替部１３にも送出されている。信号線１
１４上の状態が１のときには、信号線１４２上の
制御信号により第１のアドレス切替部１３は信号
線１１１，１１３を介して入力された開始アドレ
スを選択している。開始アドレスの選択が終了す
ると、第１のアドレス切替部１３を介して選択さ
れた開始アドレスは制御メモリアドレスレジスタ
４に入力される。

上記動作に引続き、信号線１４１を介して制御
部１４から第２のアドレス切替部１５に選択信号
が送出され、信号線１４１上の信号の状態が１に
なる。この状態では第２の切替回路４２が選択さ
れ、信号線１５１を介して第２の制御メモリ１１
がアクセスされる。この場合には、第１の特定フ
イールドに格納されている開始アドレスが信号線
１１１，１１２を介して読出しレジスタ１２に送
出され、読出しレジスタ１２に記憶される。そこ
で、第１制御メモリ２から出力信号線２０２に出
力が送出され、読出しレジスタ１２を選択するマ
イクロ命令が制御部１４に送出された時、制御部
１４から信号線１４２を介して選択信号が送出さ
れる。この選択信号に依つて読出しレジスタ１２
から送出されたアドレス情報が信号線１２１を介
して第１のアドレス切替部１３に加えられる。そ
こで、送出されたアドレス情報に依り制御メモリ
アドレスレジスタ４を介して第１の制御メモリ２
がアクセスされる。この様にして、出力信号線２
０２上に現れるマイクロ命令により第１のアドレ
ス切替部１３の入力が選択され、制御メモリアド
レスレジスタ４に加えられるため、これによつて
マクロ命令の各ステツプが実行される。

（発明の効果の説明） 本発明は以上説明した様に、命令レジスタと、
第１および第２の制御メモリと、第１および第２
のアドレス切替部と、読出しレジスタと、制御メ
モリアドレスレジスタと、加算器と、マイクロ命
令レジスタと、制御部とを具備して構成したデー
タ処理装置において、第２の制御メモリに第１お
よび第２の特定フイールドを設け、第１の特定フ
イールドには必要な処理ルーチンを格納し、第２
の特定フイールドには第１の特定フイールドの内
容を識別し、これによつて第２の制御メモリの開
始アドレスを選択的に使用できる様に構成したマ
イクロプログラム制御方式を採用することによ
り、第２の制御メモリのビツト方向の容量を増加
させることなく、また第１の制御メモリに格納さ
れているマイクロプログラムの大きさを増加させ
ることもなくマイクロプログラム制御を行うこと
ができると云う効果がある。

【図面の簡単な説明】

第１図は本発明によるマイクロプログラム制御
方式を実現するためのデータ処理装置の一実施例
を部分的に示すブロツク図である。第２図は第１
図に示す第２のアドレス切替部の構成における一
実施例を示すブロツク図である。第３図は第１図
に示す制御部の構成における一実施例を示すブロ
ツク図である。 １……命令レジスタ、２，１１……制御メモ
リ、３……マイクロ命令レジスタ、４……制御メ
モリアドレスレジスタ、５……加算器、１２……
読出しレジスタ、１３，１５……アドレス切替
部、１４……制御部、４１，４２……切替回路、
５１……フリツプフロツプ、５２，５３……
ANDゲート、１０１〜１０３，１１１〜１１４，
１２１，１３１，１４１，１４２，１５１，４０
１〜４０３，２０１〜２０４，４１１，４２１，
５０１，５１１，５３１……信号線。

Claims (1)

【特許請求の範囲】
1. １ 命令語を保持するための命令レジスタと、マ
   イクロプログラムを記憶するための第１の制御メ
   モリと、前記第１の制御メモリから読出されたマ
   イクロ命令を保持するためのマイクロ命令レジス
   タと、次に実行すべきマイクロ命令のアドレスを
   保持しておき、前記第１の制御メモリへこれを供
   給するための制御メモリアドレスレジスタと、第
   １および第２の特定フイールドを含む第２の制御
   メモリと、前記第２の制御メモリの第１の特定フ
   イールドから読出されたアドレス情報を保持する
   ための読出しレジスタと、少くとも前記第２の制
   御メモリの前記第１の特定フイールドの内容と前
   記第１の特定フイールドの内容を保持するための
   読出しレジスタの出力とを入力していずれかを選
   択し、前記制御メモリアドレスレジスタに対して
   必要なアドレス情報を供給するための第１のアド
   レス切替部と、前記第２の制御メモリの前記第１
   の特定フイールドの内容を読出すために、前記命
   令レジスタに保持されている動作コードと前記第
   ２の制御メモリの前記第２の特定フイールドの内
   容とによつて決定された条件に応じて選択的に必
   要なアドレス情報を前記第２の制御メモリへ供給
   するための第２のアドレス切替部と、前記制御メ
   モリアドレスレジスタにセツトされたアドレス情
   報を１づつ増分するための加算器と、前記第１お
   よび第２の制御メモリからの指示に基づいて前記
   第１および第２のアドレス切替部を制御するため
   の制御部とを具備したデータ処理装置を使用し、
   これによつて前記第１の特定フイールドに必要な
   処理ルーチンのアドレスを格納し、前記第２の特
   定フイールドに前記第１の特定フイールドの内容
   を識別するための情報を保持して前記第２の制御
   メモリにおける前記第１の特定フイールドの開始
   アドレスを前記処理ルーチンに応じて選択できる
   様に構成したことを特徴とするマイクロプログラ
   ム制御方式。