JPS6059674B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6059674B2 JPS6059674B2 JP56060111A JP6011181A JPS6059674B2 JP S6059674 B2 JPS6059674 B2 JP S6059674B2 JP 56060111 A JP56060111 A JP 56060111A JP 6011181 A JP6011181 A JP 6011181A JP S6059674 B2 JPS6059674 B2 JP S6059674B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- memory cell
- transistor
- row
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は、メモリ部の微細化が可能な半導体記憶装
置に関する。
置に関する。
一般に、半導体記憶装置は、ＲＡＭ（ＲａｎｄａｍＡ
ｃｃｅｓｓＭｅｍｏｒｙ）とＳＡＭ（ＳｅｒｉａｌＡｃ
ｃｅｓｓＭｅｍｏｒｙ）に分類され、さらに、それぞれ
は原理的にＲＷＭ（ＲｅａｄＷｒｉｔｅＭｅｍｏｒｙ）
とＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）に分けられ
る。
ｃｃｅｓｓＭｅｍｏｒｙ）とＳＡＭ（ＳｅｒｉａｌＡｃ
ｃｅｓｓＭｅｍｏｒｙ）に分類され、さらに、それぞれ
は原理的にＲＷＭ（ＲｅａｄＷｒｉｔｅＭｅｍｏｒｙ）
とＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）に分けられ
る。
そして、いる。すなわち、特定される一方向に設定され
る複数の行線Ｒ、、Ｒ２、・・・・・・・・・、および
この行線に直交するように設定した複数の列線５、、５
０、５０、・・・・・・・・・で設定される各交差位置
に対応して、メモリセルＭ（１、１）、Ｍ（１、２）、
・・・・・・が行線によつて駆動される状態で配置され
る。そして、行デコーダ１１によつて選択された行線Ｒ
１、Ｒ２、・・・・・・・・・と、列デコーダ（図示し
ない）によつて選択された列線５、、５２、５３、・・
・・・・・・・との交差位置に配置されたメモリセルが
選択され、この選択されたメモリセルから情報を読み出
している。この選択されたメモリセルが、例えば第１図
におけるメモリセルＭ（１、１）、Ｍ（１、３）、・・
・・・・・・・のようにトランジスタのドレインが列線
に接続されていれば、列線電位はこのトランジスタを介
して放電されて「Ｏ」となる。また、メモリセルＭ（１
、２）、Ｍ（２、１）のようにドレインが開放状態であ
れば、列線電位は列線に接続された負荷トランジスタ（
図示しない）を介して供給さる電源電位によつて充電さ
れて「１」となる。この状態によつて記憶された「Ｏ」
および「１」の情報を読み出すことができる。 第２図
は、上記第１図のＲＯＭにおける行デコーダ１１の内部
構成を示すもので、行線選択信号ＲＴ、〜ＲＴｎが供給
されて導通制御されるトランジスタＴｒｌ〜Ｔｒｎｌこ
のトランジスタ群の一端に電源Ｖｃを供給するように接
続されたデイプレツシヨン型のトランジスタＴ１、およ
び、上記行線選択用のトランジスタＴｒ，〜Ｔｒｎの導
通状態に対応した信号を行線Ｒ１に供給する、トランジ
スタＴ２〜Ｔ５から成る行線選択回路が各行線に対応し
て配設されている。
る複数の行線Ｒ、、Ｒ２、・・・・・・・・・、および
この行線に直交するように設定した複数の列線５、、５
０、５０、・・・・・・・・・で設定される各交差位置
に対応して、メモリセルＭ（１、１）、Ｍ（１、２）、
・・・・・・が行線によつて駆動される状態で配置され
る。そして、行デコーダ１１によつて選択された行線Ｒ
１、Ｒ２、・・・・・・・・・と、列デコーダ（図示し
ない）によつて選択された列線５、、５２、５３、・・
・・・・・・・との交差位置に配置されたメモリセルが
選択され、この選択されたメモリセルから情報を読み出
している。この選択されたメモリセルが、例えば第１図
におけるメモリセルＭ（１、１）、Ｍ（１、３）、・・
・・・・・・・のようにトランジスタのドレインが列線
に接続されていれば、列線電位はこのトランジスタを介
して放電されて「Ｏ」となる。また、メモリセルＭ（１
、２）、Ｍ（２、１）のようにドレインが開放状態であ
れば、列線電位は列線に接続された負荷トランジスタ（
図示しない）を介して供給さる電源電位によつて充電さ
れて「１」となる。この状態によつて記憶された「Ｏ」
および「１」の情報を読み出すことができる。 第２図
は、上記第１図のＲＯＭにおける行デコーダ１１の内部
構成を示すもので、行線選択信号ＲＴ、〜ＲＴｎが供給
されて導通制御されるトランジスタＴｒｌ〜Ｔｒｎｌこ
のトランジスタ群の一端に電源Ｖｃを供給するように接
続されたデイプレツシヨン型のトランジスタＴ１、およ
び、上記行線選択用のトランジスタＴｒ，〜Ｔｒｎの導
通状態に対応した信号を行線Ｒ１に供給する、トランジ
スタＴ２〜Ｔ５から成る行線選択回路が各行線に対応し
て配設されている。
そして、全ての行線選択用トランジスタＴｒｌ〜Ｔｒｎ
が非導通状態の時に電源ＶｃをトランジスタＴ４を介し
て行線に供給し、行線選択用トランジスタＴｒｌ〜Ｔｒ
ｎのうち導通しているトランジスタがある時はトランジ
スタＴ５を介して行線が接地され・る。したがつて、行
線選択信号ＲＴｌ〜ＲＴｎによつて所定の行線のみが選
択可能であり、この行線に接続されたメモリセルを導通
制御できる。さらに、行デコーダと同様の構造をした列
デコーダによつて列線を選択することにより所定のメモ
リセルが選択される。このようなＲＯＭにおいては、１
つのメモリセルが単一のトランジスタによつて構成され
ているため、メモリセルを構成するトランジスタを微細
化することにより、チップサイズを小さくすることが可
能である。
が非導通状態の時に電源ＶｃをトランジスタＴ４を介し
て行線に供給し、行線選択用トランジスタＴｒｌ〜Ｔｒ
ｎのうち導通しているトランジスタがある時はトランジ
スタＴ５を介して行線が接地され・る。したがつて、行
線選択信号ＲＴｌ〜ＲＴｎによつて所定の行線のみが選
択可能であり、この行線に接続されたメモリセルを導通
制御できる。さらに、行デコーダと同様の構造をした列
デコーダによつて列線を選択することにより所定のメモ
リセルが選択される。このようなＲＯＭにおいては、１
つのメモリセルが単一のトランジスタによつて構成され
ているため、メモリセルを構成するトランジスタを微細
化することにより、チップサイズを小さくすることが可
能である。
しかし、メモリセルを小さくすると、これに従つてトラ
ンジスタのチャネル長も短かくなるので、ショートチャ
ネル効果によつてそのしきい値が低くなるとそのトラン
ジスタのしきい値電圧が負にまでなつてしまう。したが
つて、選択されないメモリセルまで導通してしまうこと
になる。このような状態では、列線選択時に非選択のメ
モリセルまでがオン状態となり、列線電位は上昇せす「
１」の出力が得られない。ま一た、メモリセルのトラン
ジスタにドレイン電圧が印加されると、ソ−スードレイ
ン間のポテンシャルの障壁の高さが低くおさえられるよ
うになり、ソ−スードレイン間にゲート電圧によつてほ
とんど変化しない電流がながれるようになる。これが．
いわゆる空間電荷制限電流であり、ソ−スードレイン間
の突き抜け（パンチスルー）に移行していく。このよう
な状態では、列線の充電電位は上昇しない。したがつて
、上述したような理由から、メモリセルの微細化には限
界がある。この発明は、上記のような事情に鑑みてなさ
れたもので、その目的とするところは、メモリセルを微
細化することによりチップサイズを小さくできる半導体
記憶装置を提供することである。以下、この発明の一実
施例を図面を参照して説明する。第３図はその構成を示
すもので、メモリセルを構成するトランジスタのソース
電位を、電源■Ｃと接地点電位との間の所定電位に設定
することにより、微細化したメモリセルにおいて、ショ
ートチャネル効果によるしきい値電圧の低下、パンチス
ルー等を防止するものである。すなわち、複数の行線Ｒ
ｌ，Ｒ２，・・・・と、この行線に直交するように設定
した複数の列線Ｓｌ，Ｓ２，Ｓ３・・・・・・・で設定
される各交差位置にメモリセルＭ（１，１），Ｍ（１，
２）， ・・・・が配設され、このメモリセル群はそ
れぞれソース側が電位発生回路１２に接続されて所定電
位Ｖ１が供給される。したがつて、メモリセルのゲート
に供給される信号の［０」レベルはメモリセルのソース
側から相対的に見ると負電位となる。また、メモリセル
のバックゲートバイアスは、この電位をさらに電位■１
だけ低下させるのと同様な効果になる。つまり、バック
ゲートバイアスが、電位Ｖ１の分だけ、余分に印加され
ることになり、従来よりもチャネル長が短くても、ショ
ートチャネル効果によるしきい値電圧の低下、およびパ
ンチスルーを防止できる。このため、非選択のメモリセ
ルから発生するリーク電流によつて列線電位が上昇しな
くなることはない。第４図Ａ，ｂはそれぞれ上記電位発
生回路１２の具体的な構成例を示すもので、ａ図におい
ては、メモリセルに使用されているトランジスタと同等
のトランジスタを使用して所定電位■１を設定するもの
である。
ンジスタのチャネル長も短かくなるので、ショートチャ
ネル効果によつてそのしきい値が低くなるとそのトラン
ジスタのしきい値電圧が負にまでなつてしまう。したが
つて、選択されないメモリセルまで導通してしまうこと
になる。このような状態では、列線選択時に非選択のメ
モリセルまでがオン状態となり、列線電位は上昇せす「
１」の出力が得られない。ま一た、メモリセルのトラン
ジスタにドレイン電圧が印加されると、ソ−スードレイ
ン間のポテンシャルの障壁の高さが低くおさえられるよ
うになり、ソ−スードレイン間にゲート電圧によつてほ
とんど変化しない電流がながれるようになる。これが．
いわゆる空間電荷制限電流であり、ソ−スードレイン間
の突き抜け（パンチスルー）に移行していく。このよう
な状態では、列線の充電電位は上昇しない。したがつて
、上述したような理由から、メモリセルの微細化には限
界がある。この発明は、上記のような事情に鑑みてなさ
れたもので、その目的とするところは、メモリセルを微
細化することによりチップサイズを小さくできる半導体
記憶装置を提供することである。以下、この発明の一実
施例を図面を参照して説明する。第３図はその構成を示
すもので、メモリセルを構成するトランジスタのソース
電位を、電源■Ｃと接地点電位との間の所定電位に設定
することにより、微細化したメモリセルにおいて、ショ
ートチャネル効果によるしきい値電圧の低下、パンチス
ルー等を防止するものである。すなわち、複数の行線Ｒ
ｌ，Ｒ２，・・・・と、この行線に直交するように設定
した複数の列線Ｓｌ，Ｓ２，Ｓ３・・・・・・・で設定
される各交差位置にメモリセルＭ（１，１），Ｍ（１，
２）， ・・・・が配設され、このメモリセル群はそ
れぞれソース側が電位発生回路１２に接続されて所定電
位Ｖ１が供給される。したがつて、メモリセルのゲート
に供給される信号の［０」レベルはメモリセルのソース
側から相対的に見ると負電位となる。また、メモリセル
のバックゲートバイアスは、この電位をさらに電位■１
だけ低下させるのと同様な効果になる。つまり、バック
ゲートバイアスが、電位Ｖ１の分だけ、余分に印加され
ることになり、従来よりもチャネル長が短くても、ショ
ートチャネル効果によるしきい値電圧の低下、およびパ
ンチスルーを防止できる。このため、非選択のメモリセ
ルから発生するリーク電流によつて列線電位が上昇しな
くなることはない。第４図Ａ，ｂはそれぞれ上記電位発
生回路１２の具体的な構成例を示すもので、ａ図におい
ては、メモリセルに使用されているトランジスタと同等
のトランジスタを使用して所定電位■１を設定するもの
である。
すなわち、電湧■Ｃと接地点との間に抵抗Ｒｌ，ｒ２が
直列接続され、この抵抗Ｒｌ，ｒ２の接続点イがメモリ
セルと同等のトランジスタＭ″のゲートに接続されて、
上記抵抗Ｒｌ，ｒ２で設定された電位が供給される。こ
のトランジスタＭ″は、一端がデイプレツシヨン型トラ
ンジスタＴ６、他端がトランジスタＴ７に接続されてお
り、トランジスタＴ，，Ｍ″，Ｔ，の直列回路は、電湧
■Ｃと接地点との間に接続される。さらに、上記トラン
ジスタＴ６のゲートとソースとが接続され、この接続点
口がトランジスタＴ７のゲートに接続される。そして、
上記トランジスタＭ″とＴ７との接続点に、デイプレツ
シヨン型トランジスタＴ８を介して電湧■Ｃを供給する
ようにして、この接続点から電位Ｖ１を得るようにして
いる。このような構成において、節点イを非選択行線と
同程度の電位に保つてトランジスタＭ″を導通制御すれ
ば、この電位発生回路の出力電位Ｖ１は、トランジスタ
Ｔ６，Ｍ″を介して供給される電源■Ｃと、トランジス
タＴ８を介して供給される電源Ｖｃによつて設定される
。
直列接続され、この抵抗Ｒｌ，ｒ２の接続点イがメモリ
セルと同等のトランジスタＭ″のゲートに接続されて、
上記抵抗Ｒｌ，ｒ２で設定された電位が供給される。こ
のトランジスタＭ″は、一端がデイプレツシヨン型トラ
ンジスタＴ６、他端がトランジスタＴ７に接続されてお
り、トランジスタＴ，，Ｍ″，Ｔ，の直列回路は、電湧
■Ｃと接地点との間に接続される。さらに、上記トラン
ジスタＴ６のゲートとソースとが接続され、この接続点
口がトランジスタＴ７のゲートに接続される。そして、
上記トランジスタＭ″とＴ７との接続点に、デイプレツ
シヨン型トランジスタＴ８を介して電湧■Ｃを供給する
ようにして、この接続点から電位Ｖ１を得るようにして
いる。このような構成において、節点イを非選択行線と
同程度の電位に保つてトランジスタＭ″を導通制御すれ
ば、この電位発生回路の出力電位Ｖ１は、トランジスタ
Ｔ６，Ｍ″を介して供給される電源■Ｃと、トランジス
タＴ８を介して供給される電源Ｖｃによつて設定される
。
そして、この電位Ｖ１が上昇するとトランジスタＭ″が
カットオフ状態となり、節点口の電位が急激に上昇する
。このため、トランジスタＴ７のゲート電位が上昇し、
このトランジスタの導通抵抗が下がる。したがつて、出
力側の電位がトランジスタＴ７を介して放電され、電位
Ｖ１に保たれる。上述したように、メモリセルと同等の
トランジスタＭ″がリークしない電位Ｖ１をメモリセル
のソースに供給することにより、非選択なメモリセルの
リークを防止できる。ｂ図に示す回路は、トランジスタ
のしきい値電圧によつて電位Ｖ１を設定するもので、各
メモリセルのソースを、ドレインとゲートを短絡したし
きい値電■■１のトランジスタＴ９を介して接地するこ
とにより所望する電位Ｖ１を得ている。
カットオフ状態となり、節点口の電位が急激に上昇する
。このため、トランジスタＴ７のゲート電位が上昇し、
このトランジスタの導通抵抗が下がる。したがつて、出
力側の電位がトランジスタＴ７を介して放電され、電位
Ｖ１に保たれる。上述したように、メモリセルと同等の
トランジスタＭ″がリークしない電位Ｖ１をメモリセル
のソースに供給することにより、非選択なメモリセルの
リークを防止できる。ｂ図に示す回路は、トランジスタ
のしきい値電圧によつて電位Ｖ１を設定するもので、各
メモリセルのソースを、ドレインとゲートを短絡したし
きい値電■■１のトランジスタＴ９を介して接地するこ
とにより所望する電位Ｖ１を得ている。
なお、上記実施例ではＲＯＭについて説明したが、この
発明は実施例に限定されるものではなく、種々の半導体
記憶装置に適用可能であり、例えばスタティックＲＡＭ
に適用しても良い。以上説明したようにこの発明によれ
ば、メモリセルを微細化してもショートチャネル効果に
よるしきい値電圧の低下、パンチスルーを防止できるの
で、チップサイズを小さくできる半導体記憶装置が得ら
ている。
発明は実施例に限定されるものではなく、種々の半導体
記憶装置に適用可能であり、例えばスタティックＲＡＭ
に適用しても良い。以上説明したようにこの発明によれ
ば、メモリセルを微細化してもショートチャネル効果に
よるしきい値電圧の低下、パンチスルーを防止できるの
で、チップサイズを小さくできる半導体記憶装置が得ら
ている。
第１図は従来のＲＯＭを示す構成図、第２図は上記第１
図のＲＯＭにおける行デコーダの構成を示す回路図、第
３図はこの発明の一実施例に係るＲＯＭを示す構成図、
第４図Ａ，ｂはそれぞれ上記第３図のＲＯＭにおける電
位発生回路の構成を示す回路図である。 １１・・・・・・行デコーダ、１２・・・・・・電位発
生回路、Ｒｌ，Ｒ２，・・行線、Ｓｌ，Ｓ２，Ｓ３・・
・・・・列線、Ｍ（１，１），Ｍ（１，２）， ・・・
・メモリセル、Ｍ″・・・・・・メモリセルと同等のト
ランジスタ、Ｔ６〜Ｔ９・・・・・・トランジスタ。
図のＲＯＭにおける行デコーダの構成を示す回路図、第
３図はこの発明の一実施例に係るＲＯＭを示す構成図、
第４図Ａ，ｂはそれぞれ上記第３図のＲＯＭにおける電
位発生回路の構成を示す回路図である。 １１・・・・・・行デコーダ、１２・・・・・・電位発
生回路、Ｒｌ，Ｒ２，・・行線、Ｓｌ，Ｓ２，Ｓ３・・
・・・・列線、Ｍ（１，１），Ｍ（１，２）， ・・・
・メモリセル、Ｍ″・・・・・・メモリセルと同等のト
ランジスタ、Ｔ６〜Ｔ９・・・・・・トランジスタ。
Claims (1)
- １ 複数の行線と、複数の列線で設定される各交差位置
に配置されるメモリセルと、上記行線を選択して上記メ
モリセルを選択的に駆動する行デコーダと、上記列線を
選択する列デコーダと、上記メモリセルの一端に電源の
一方と他方との間の所定電位を供給する電位供給手段と
を具備し、上記電位供給手段は、上記メモリセルに使用
されるトランジスタと同等のトランジスタを有するトラ
ンジスタ直列回路を備え、上記同等のトランジスタに非
選択行線と同程度の電位を供給して導通制御し、上記ト
ランジスタ直列回路によつてメモリセルと同等のトラン
ジスタがリークしない電位に設定してこのトランジスタ
の一端から出力を得るように構成して成ることを特徴と
する半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060111A JPS6059674B2 (ja) | 1981-04-21 | 1981-04-21 | 半導体記憶装置 |
| US06/337,969 US4542485A (en) | 1981-01-14 | 1982-01-08 | Semiconductor integrated circuit |
| GB8200825A GB2091459B (en) | 1981-01-14 | 1982-01-12 | Semiconductor integrated circuit |
| DE3200976A DE3200976C2 (de) | 1981-01-14 | 1982-01-14 | Integrierte Halbleiterschaltung |
| DE3249749A DE3249749C2 (ja) | 1981-01-14 | 1982-01-14 | |
| GB08415009A GB2142795B (en) | 1981-01-14 | 1984-06-13 | Semiconductor power down switching circuit |
| GB08415010A GB2143698B (en) | 1981-01-14 | 1984-06-13 | Semiconductor integrated memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060111A JPS6059674B2 (ja) | 1981-04-21 | 1981-04-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176594A JPS57176594A (en) | 1982-10-29 |
| JPS6059674B2 true JPS6059674B2 (ja) | 1985-12-26 |
Family
ID=13132667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56060111A Expired JPS6059674B2 (ja) | 1981-01-14 | 1981-04-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059674B2 (ja) |
-
1981
- 1981-04-21 JP JP56060111A patent/JPS6059674B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176594A (en) | 1982-10-29 |
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