JPS605985B2 - 入出力インターフエース制御方式 - Google Patents
入出力インターフエース制御方式Info
- Publication number
- JPS605985B2 JPS605985B2 JP51016100A JP1610076A JPS605985B2 JP S605985 B2 JPS605985 B2 JP S605985B2 JP 51016100 A JP51016100 A JP 51016100A JP 1610076 A JP1610076 A JP 1610076A JP S605985 B2 JPS605985 B2 JP S605985B2
- Authority
- JP
- Japan
- Prior art keywords
- sequence
- input
- signal
- signals
- output interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Communication Control (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
この発明は、データ処理装置における入出刀インターフ
ェース制御を行うチャネル装置に関するものである。
ェース制御を行うチャネル装置に関するものである。
データ処理装置において、チャネル装置と入出力制御装
置間の入出力インターフェース上での信号の送受を行う
場合、インターフェースの制御シーケンスが誤動作した
とき、その全てを検出するのは組合せが多く実現が困難
であった。
置間の入出力インターフェース上での信号の送受を行う
場合、インターフェースの制御シーケンスが誤動作した
とき、その全てを検出するのは組合せが多く実現が困難
であった。
更に、割込み信号等の非同期信号の受付け許可時間帯の
設定の難しさ及び非同期信号に対するチャネル応答時間
がかかりすぎる欠点があった。更に同時に、インターフ
ェース上に上った信号に対する優先順位決定の為の論理
が固定化されてしまう欠点もあつた。この発明の目的は
、上記した従来技術の欠点を解決するため、インターフ
ェース制御信号及びチェック信号をコード化し、シーケ
ンスの誤動作に関しては、特に、チャネル装置から制御
装置に信号（ＯＵＴ信号）を送ったが、その信号を送っ
た時点で既にＯＵＴ信号に対応するＷ信号（制御装置か
らチャネル装置への信号）が上っていた場合と、非同期
のＩＮ信号が本来送られてはならないのにシーケンスの
途中で上った場合と、期待している信号が制御装瞳から
上ったが「同時にそれ以外の予期しない信号が上った場
合とのチェックをきめ細かく行うことにある。
設定の難しさ及び非同期信号に対するチャネル応答時間
がかかりすぎる欠点があった。更に同時に、インターフ
ェース上に上った信号に対する優先順位決定の為の論理
が固定化されてしまう欠点もあつた。この発明の目的は
、上記した従来技術の欠点を解決するため、インターフ
ェース制御信号及びチェック信号をコード化し、シーケ
ンスの誤動作に関しては、特に、チャネル装置から制御
装置に信号（ＯＵＴ信号）を送ったが、その信号を送っ
た時点で既にＯＵＴ信号に対応するＷ信号（制御装置か
らチャネル装置への信号）が上っていた場合と、非同期
のＩＮ信号が本来送られてはならないのにシーケンスの
途中で上った場合と、期待している信号が制御装瞳から
上ったが「同時にそれ以外の予期しない信号が上った場
合とのチェックをきめ細かく行うことにある。
更に、この発明の他の目的は、ブランチの多い入出力イ
ンターフェースの制御を容易にすることにある。
ンターフェースの制御を容易にすることにある。
上記の目的を達成するため、この発明では、入出力イン
ターフェース制御信号とチェック信号とをコード化した
ものをシーケンス語と定義し、そのシーケンス語をイン
ターフェースシーケンスの順序に従ってシーケンススタ
ック内に、チャネルが入出力制御装置に起動をかける前
に用意しておく。
ターフェース制御信号とチェック信号とをコード化した
ものをシーケンス語と定義し、そのシーケンス語をイン
ターフェースシーケンスの順序に従ってシーケンススタ
ック内に、チャネルが入出力制御装置に起動をかける前
に用意しておく。
そして、チャネルが起動をかけた後は、−シーケンスカ
ウンタの示すシーケンス語をシーケンスレジスタに読み
込んで入出力インターフェース信号の制御とチェックを
順次行っていく。又、シーケンスカウンタの更新は十１
を原則とし、非同期信号や同時に複数個の信号が上った
時はブランチ制御を行うためシ−ケンスレジスタのビッ
ト位置に対応してシーケンスカウンタの更新を行い、以
後の処理はブランチ先のシーケンス語の指示に従って行
う。以下、図面を参照して本発明の内容を詳細に説明す
ることにする。
ウンタの示すシーケンス語をシーケンスレジスタに読み
込んで入出力インターフェース信号の制御とチェックを
順次行っていく。又、シーケンスカウンタの更新は十１
を原則とし、非同期信号や同時に複数個の信号が上った
時はブランチ制御を行うためシ−ケンスレジスタのビッ
ト位置に対応してシーケンスカウンタの更新を行い、以
後の処理はブランチ先のシーケンス語の指示に従って行
う。以下、図面を参照して本発明の内容を詳細に説明す
ることにする。
第１図はこの発明に使用されるシーケンス語のビット構
成の例を示すものである。
成の例を示すものである。
この例では、１２ビットのビット構成のうちビット位置
０から４まではそれぞれのビット位置がＯＵＴ信号又は
ｍ信号を示す。ビット位置５はＯＵＴ／ＩＮ制御ビット
で、これが“０”のとき、ビット位置０から４までのそ
れらに対応する信号は凪信号（ＳＩｏ〜ＳＬ）であるこ
とを意味し、“１”のとき、ビット位置０から４までの
それらに対応する信号はＯＵＴ信号（Ｓ０ｏ〜Ｓ０４）
であることを意味する。ビット位置６のＢＲビットは、
ＩＮ信号が該当するビット位置のいずれから釆るか不明
のとき、Ｗ信号の種類によって後述するシーケンスカウ
ンタを更新してよいかどうかの許可を与える判断に使用
する。ビット位置７から１１まではチェック信号を指定
するものであり、Ｃ４からＣｏまでのそれぞれがＳ０４
からＳ○ｏ又はＳＩ４からＳＩｏまでの信号に対応する
。第２図は本発明の一実施例で非同期信号を扱わない場
合の構成を示すものである。
０から４まではそれぞれのビット位置がＯＵＴ信号又は
ｍ信号を示す。ビット位置５はＯＵＴ／ＩＮ制御ビット
で、これが“０”のとき、ビット位置０から４までのそ
れらに対応する信号は凪信号（ＳＩｏ〜ＳＬ）であるこ
とを意味し、“１”のとき、ビット位置０から４までの
それらに対応する信号はＯＵＴ信号（Ｓ０ｏ〜Ｓ０４）
であることを意味する。ビット位置６のＢＲビットは、
ＩＮ信号が該当するビット位置のいずれから釆るか不明
のとき、Ｗ信号の種類によって後述するシーケンスカウ
ンタを更新してよいかどうかの許可を与える判断に使用
する。ビット位置７から１１まではチェック信号を指定
するものであり、Ｃ４からＣｏまでのそれぞれがＳ０４
からＳ○ｏ又はＳＩ４からＳＩｏまでの信号に対応する
。第２図は本発明の一実施例で非同期信号を扱わない場
合の構成を示すものである。
チャネルプログラムにおいて、プログラムから入出力動
作の指示が発せられて実際に入出力制御装置に起動をか
ける前に、一連のィンタ−フェース制御のＯＵＴ信号、
瓜信号とチェック信号とをコード化した第１図で説明し
たシーケンス語をシーケンススタック１内に所定の順序
で、主記憶装置あるいは制御記憶装置から移しておく。
その後、実際に入出力制御装置に起動をかけるとき、シ
ーケンスカウンタ２の指示するスタツクアドレスに対応
するシーケンス語をシーケンススタック１から読み出し
シーケンスレジスタ３にセットする。第２図の例では、
シ−ケンスレジスタ３のビット位置５のＯＵＴ／ＩＮ制
御ビットが“０”であるからＩＮ信号の待ちを指定し、
ビット位置０が“１”であるからＳＩ。信号を待つこと
を指定する。又、ビット位置８，９が両方とも“１”で
あるからチャネルがＳＬ信号の待ちを指定したとき、Ｓ
Ｉ，又はＳＩ２信号が不当に上っていたり、ＳＩ。信号
を待っている間にＳＩ，又はＳＩ２信号が不当に立上っ
た場合、Ｔ２のタイミングでエラーフリツプフロツプ７
をセットすることによりシーケンスの誤動作をチェック
できる。ビット位置７から１１までのチェック信号の指
定は任意であり、きめ細かいチェックが可能であり、Ｅ
ＲＲＯＲ−Ｐ信号６が発生した場合エラーフリップフロ
ップ７を凍結することにより、ェフー分析が容易となる
。正常にＳＬ信号が制御装置から送られて釆た場合は、
Ｔ，のタイミングでＡＤＤＩ−Ｐ信号５が出てアダ−回
路１０の働きでシーケンスカウンタ２を十１し、次のス
タツクアドレスに記憶されているシーケンス語をシーケ
ンススタツク１からシーケンスレジスタ３にセットし、
次のインターフェース制御へと処理を進めていく。ビッ
ト位置５が“１”即ちＯＵＴ信号の指定を行う場合の制
御方法は、シ−ケンスレジスタ３のビット位置０から４
の指定に従ってＳＯ。からＳＱまでの任意の信号を送出
し、Ｔ．のタイミングでＡＤＤＩ−Ｐ信号を出し次のシ
ーケンスへと処理を進めていく。この場合、チェックコ
ードを利用することによりＩＮ信号の状態をテストする
ことも可能である。なお、４はＯＵＴ／ＩＮ制御ゲート
、１１はＴ，およびＴ２のタイミング信号を作成するタ
イミング発生回路である。第３図は本発明の他の実施例
で、第２図のｍ信号の待ち指定が複数の信号に適用でき
る様に拡張したものである。
作の指示が発せられて実際に入出力制御装置に起動をか
ける前に、一連のィンタ−フェース制御のＯＵＴ信号、
瓜信号とチェック信号とをコード化した第１図で説明し
たシーケンス語をシーケンススタック１内に所定の順序
で、主記憶装置あるいは制御記憶装置から移しておく。
その後、実際に入出力制御装置に起動をかけるとき、シ
ーケンスカウンタ２の指示するスタツクアドレスに対応
するシーケンス語をシーケンススタック１から読み出し
シーケンスレジスタ３にセットする。第２図の例では、
シ−ケンスレジスタ３のビット位置５のＯＵＴ／ＩＮ制
御ビットが“０”であるからＩＮ信号の待ちを指定し、
ビット位置０が“１”であるからＳＩ。信号を待つこと
を指定する。又、ビット位置８，９が両方とも“１”で
あるからチャネルがＳＬ信号の待ちを指定したとき、Ｓ
Ｉ，又はＳＩ２信号が不当に上っていたり、ＳＩ。信号
を待っている間にＳＩ，又はＳＩ２信号が不当に立上っ
た場合、Ｔ２のタイミングでエラーフリツプフロツプ７
をセットすることによりシーケンスの誤動作をチェック
できる。ビット位置７から１１までのチェック信号の指
定は任意であり、きめ細かいチェックが可能であり、Ｅ
ＲＲＯＲ−Ｐ信号６が発生した場合エラーフリップフロ
ップ７を凍結することにより、ェフー分析が容易となる
。正常にＳＬ信号が制御装置から送られて釆た場合は、
Ｔ，のタイミングでＡＤＤＩ−Ｐ信号５が出てアダ−回
路１０の働きでシーケンスカウンタ２を十１し、次のス
タツクアドレスに記憶されているシーケンス語をシーケ
ンススタツク１からシーケンスレジスタ３にセットし、
次のインターフェース制御へと処理を進めていく。ビッ
ト位置５が“１”即ちＯＵＴ信号の指定を行う場合の制
御方法は、シ−ケンスレジスタ３のビット位置０から４
の指定に従ってＳＯ。からＳＱまでの任意の信号を送出
し、Ｔ．のタイミングでＡＤＤＩ−Ｐ信号を出し次のシ
ーケンスへと処理を進めていく。この場合、チェックコ
ードを利用することによりＩＮ信号の状態をテストする
ことも可能である。なお、４はＯＵＴ／ＩＮ制御ゲート
、１１はＴ，およびＴ２のタイミング信号を作成するタ
イミング発生回路である。第３図は本発明の他の実施例
で、第２図のｍ信号の待ち指定が複数の信号に適用でき
る様に拡張したものである。
なお、チェックコード関係の回路は省略してある。便宜
上、こ）では以下の説明を簡単にするために、待ち指定
が複数であっても実際に制御装置から送られてくる信号
は１つであるとする。第２図の場合と同様に、一連のシ
ーケンス語はシーケンススタック１２に格納されており
、実際に入出力制御装置に起動をかけるとき、シ−ケン
スカウンタ１３の指示するスタツクアドレスに対応する
シーケンス語がシーケンスレジスタ１４にセットされる
。第３図の例では、シーケンスレジスタ１４にセットさ
れたシーケンス語のビット位置５が“０”及びビット位
置２，３，４が“１”であるからＳＩ２、ＳＩ３、ＳＬ
の３個の信号のうちいずれか１つが制御装置から送られ
てくることを期待している。ビット位置６が“１”であ
るからブランチ制御ゲート１６の働きで、ＳＩ２、ＳＩ
３、ＳＩ４信号のうちいずれかが送られてくると、それ
ぞれＡＤＤ４−Ｐ信号１９、ＡＤＤ８一Ｐ信号１８、Ａ
ＤＤ１６一Ｐ信号１７がＴ３のタイミングで発生する。
前記のいずれかの信号が発生すると、アダー回路２０の
働きでシーケンスカウンタ１３を更新する。更新された
シーケンスカウンタは、チャネルプログラムが入出力動
作を行うのに先立ってシーケンススタック１２のうちに
用意していたシーケンス語のアドレスと一致している。
タイミング信号Ｔ，，Ｔ３はタイミング発生回路２２で
作成される。なお、第３図ではインターフェース信号の
タイムオーバー監視を省略しているが、所定のシーケン
ススタックのアドレスにタイムアウト後の処理を指示す
るシーケンス語群を用意しておき、瓜信号がタイムオー
バーとなった場合、所定のカウントだけシーケンスカウ
ンタ１３をアップさせ、前もってシーケンススタック１
２に記憶していたシーケンス語をアクセスすれば処理が
続行できることは明らかである。
上、こ）では以下の説明を簡単にするために、待ち指定
が複数であっても実際に制御装置から送られてくる信号
は１つであるとする。第２図の場合と同様に、一連のシ
ーケンス語はシーケンススタック１２に格納されており
、実際に入出力制御装置に起動をかけるとき、シ−ケン
スカウンタ１３の指示するスタツクアドレスに対応する
シーケンス語がシーケンスレジスタ１４にセットされる
。第３図の例では、シーケンスレジスタ１４にセットさ
れたシーケンス語のビット位置５が“０”及びビット位
置２，３，４が“１”であるからＳＩ２、ＳＩ３、ＳＬ
の３個の信号のうちいずれか１つが制御装置から送られ
てくることを期待している。ビット位置６が“１”であ
るからブランチ制御ゲート１６の働きで、ＳＩ２、ＳＩ
３、ＳＩ４信号のうちいずれかが送られてくると、それ
ぞれＡＤＤ４−Ｐ信号１９、ＡＤＤ８一Ｐ信号１８、Ａ
ＤＤ１６一Ｐ信号１７がＴ３のタイミングで発生する。
前記のいずれかの信号が発生すると、アダー回路２０の
働きでシーケンスカウンタ１３を更新する。更新された
シーケンスカウンタは、チャネルプログラムが入出力動
作を行うのに先立ってシーケンススタック１２のうちに
用意していたシーケンス語のアドレスと一致している。
タイミング信号Ｔ，，Ｔ３はタイミング発生回路２２で
作成される。なお、第３図ではインターフェース信号の
タイムオーバー監視を省略しているが、所定のシーケン
ススタックのアドレスにタイムアウト後の処理を指示す
るシーケンス語群を用意しておき、瓜信号がタイムオー
バーとなった場合、所定のカウントだけシーケンスカウ
ンタ１３をアップさせ、前もってシーケンススタック１
２に記憶していたシーケンス語をアクセスすれば処理が
続行できることは明らかである。
又、実施例において、エラー発生時タイミングを止める
かどうかは外部スイッチあるいはシーケンス語に外部ス
イッチに該当する制御ビットを設けることにより決定さ
れうるが、詳細は省略する。
かどうかは外部スイッチあるいはシーケンス語に外部ス
イッチに該当する制御ビットを設けることにより決定さ
れうるが、詳細は省略する。
以上の説明から明らかな如く、本発明によれば、入出力
インターフェースの信号の送受における信号のチェック
が期待される信号と期待信号とを信号単位に指定できる
ことにより、きめ細かく行える。
インターフェースの信号の送受における信号のチェック
が期待される信号と期待信号とを信号単位に指定できる
ことにより、きめ細かく行える。
更に、非同期信号を任意の期間容易にマスクで禁止する
ことも許可することもできる。
ことも許可することもできる。
第１図は本発明の入出力インターフェース制御方式に使
用されるシーケンス語のビット構成を示す図、第２図は
非同期信号を扱わない場合の本発明の一実施例を示す図
、第３図は非同期信号を扱う本発明の一実施例を示す図
である。 第２図において：１……シーケンススタック、２……シ
ーケンスカウンタ、３……シーケンスレジスタ、４…・
・・ＯＵＴ／ＩＮ制御ゲート、７…・・・エラーフリツ
プフロツプ、１０…・・・アダー回路、１１・・・・・
・タイミング発生回路、第３図において：１２……シー
ケンススタツク、１３……シーケンスカウンタ、１４…
…シーケンスレジスタ、１５…・・・ＯＵＴ／／ＩＮ制
御ゲート、１６・・・・・・ブランチ制御ゲート、２０
・・・・・・アダー回路、２１…・・・タイミング発生
回路。 第１図 第２図 第３図
用されるシーケンス語のビット構成を示す図、第２図は
非同期信号を扱わない場合の本発明の一実施例を示す図
、第３図は非同期信号を扱う本発明の一実施例を示す図
である。 第２図において：１……シーケンススタック、２……シ
ーケンスカウンタ、３……シーケンスレジスタ、４…・
・・ＯＵＴ／ＩＮ制御ゲート、７…・・・エラーフリツ
プフロツプ、１０…・・・アダー回路、１１・・・・・
・タイミング発生回路、第３図において：１２……シー
ケンススタツク、１３……シーケンスカウンタ、１４…
…シーケンスレジスタ、１５…・・・ＯＵＴ／／ＩＮ制
御ゲート、１６・・・・・・ブランチ制御ゲート、２０
・・・・・・アダー回路、２１…・・・タイミング発生
回路。 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １ 入出力制御装置の制御を行うチヤネル装置において
、該チヤネル装置と前記入出力制御装置間の入出力イン
ターフエースの制御信号及びそのチエツク信号からなる
シーケンス語を入出力インターフエース制御シーケンス
の順序に従って記憶手段に記憶しておき、アドレス手段
によって前記記憶手段のシーケンス語を順次読み出し、
その制御信号を前記入出力インターフエースに送出する
と同時に、当該シーケンス語中のチエツク信号と入出力
制御装置から送られくる信号とを比較して、入出力イン
ターフエース動作をチエツクすることを特徴とする入出
力インターフエース制御方式。 ２ 前記シーケンス語中の制御信号線と入出力制御装置
から送られくる信号との一致をとり、それによって前記
アドレス手段の更新を制御することを特徴とする特許請
求の範囲第１項記載の入出力インターフエース制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51016100A JPS605985B2 (ja) | 1976-02-17 | 1976-02-17 | 入出力インターフエース制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51016100A JPS605985B2 (ja) | 1976-02-17 | 1976-02-17 | 入出力インターフエース制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5299029A JPS5299029A (en) | 1977-08-19 |
| JPS605985B2 true JPS605985B2 (ja) | 1985-02-15 |
Family
ID=11907087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51016100A Expired JPS605985B2 (ja) | 1976-02-17 | 1976-02-17 | 入出力インターフエース制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605985B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4445176A (en) * | 1979-12-28 | 1984-04-24 | International Business Machines Corporation | Block transfers of information in data processing networks |
-
1976
- 1976-02-17 JP JP51016100A patent/JPS605985B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5299029A (en) | 1977-08-19 |
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