JPS6060762A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPS6060762A JPS6060762A JP58170156A JP17015683A JPS6060762A JP S6060762 A JPS6060762 A JP S6060762A JP 58170156 A JP58170156 A JP 58170156A JP 17015683 A JP17015683 A JP 17015683A JP S6060762 A JPS6060762 A JP S6060762A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特にベースコン
タクトとエミッタの関口とを自己整合的に形成する製造
方法の改良に関する。
タクトとエミッタの関口とを自己整合的に形成する製造
方法の改良に関する。
（ｂｌ 従来技術と問題点
半導体基板表面に設けられた活性領域表面に、選択的に
形成された多結晶シリコン層を用いてエミッタ開口部と
ベースコンタクトとを自己整合的に形成し得るバイポー
ラ型半導体装置の構造が既に提唱されている。第１図は
上記構造の半導体装置を示す要部断面図で、１は半導体
基板で例えばシリコン（Ｓｔ）基板、２はサブストレー
ト、３しよ一導電型を有するエピタキシアル成長層で、
前記サブストレート２はエピタキシアル成長層３の逆の
導電型を有する。４は選択酸化法等によって形成された
素子間絶縁分離領域、５は素子間絶縁分離領域４により
画定された素子領域、６は上記素子領域５内における活
性領域、７は上記活性領域６を画定する絶縁分離領域、
８は一導電型高濃度の埋没拡散層、９ば一導電型低濃度
層、１０は逆導電型を存するベース領域、１１は一導電
型を有するエミッタ領域、】２は逆導電型不純物を高濃
度に含有させた多結晶シリコン層、１３はシリコン酸化
膜、１４はエミッタ電極である。
形成された多結晶シリコン層を用いてエミッタ開口部と
ベースコンタクトとを自己整合的に形成し得るバイポー
ラ型半導体装置の構造が既に提唱されている。第１図は
上記構造の半導体装置を示す要部断面図で、１は半導体
基板で例えばシリコン（Ｓｔ）基板、２はサブストレー
ト、３しよ一導電型を有するエピタキシアル成長層で、
前記サブストレート２はエピタキシアル成長層３の逆の
導電型を有する。４は選択酸化法等によって形成された
素子間絶縁分離領域、５は素子間絶縁分離領域４により
画定された素子領域、６は上記素子領域５内における活
性領域、７は上記活性領域６を画定する絶縁分離領域、
８は一導電型高濃度の埋没拡散層、９ば一導電型低濃度
層、１０は逆導電型を存するベース領域、１１は一導電
型を有するエミッタ領域、】２は逆導電型不純物を高濃
度に含有させた多結晶シリコン層、１３はシリコン酸化
膜、１４はエミッタ電極である。
この構造のバイポーラ型トランジスタは、活性領域５表
面に逆導電型の不純物〔エピタキシアル成長層３がｎ型
の場合は例えばポロン（Ｂ）のようなｐ型不純物〕を高
濃度に含有せしめた多結晶シリコン層１２を形成し、こ
れを選択的に除去して開口を設け、次いで上記多結晶シ
リコン層１２表面を加熱酸化してシリコン酸化膜１３の
側壁部を形成し、同時にベースコンタクト補償拡散を形
成する。
面に逆導電型の不純物〔エピタキシアル成長層３がｎ型
の場合は例えばポロン（Ｂ）のようなｐ型不純物〕を高
濃度に含有せしめた多結晶シリコン層１２を形成し、こ
れを選択的に除去して開口を設け、次いで上記多結晶シ
リコン層１２表面を加熱酸化してシリコン酸化膜１３の
側壁部を形成し、同時にベースコンタクト補償拡散を形
成する。
次いで残留せる多結晶シリコン層１２及び酸化膜１３を
マスクとしてエミッタ部間ロ後イオン注入法等を用いて
逆導電型〔本例におては例えばボロン（Ｂ））を、次い
で−４電型不純物ｃ本例では例えば砒素（Ａｓ）のよう
なｎ型不純物〕を導入し、しかる後加熱処理を施す。−
これにより逆導電型のベース領域１０と一導電型のエミ
ッタ領域１１を形成する。このあと上記エミッタ領域１
１上にエミッタ電極１４と、上記多結晶シリコン層】２
にオーミック接触するベース配線１５及びコレクタ電極
１Ｇを形成することにより、図示したようなバイポーラ
型トランジスタが完成する。
マスクとしてエミッタ部間ロ後イオン注入法等を用いて
逆導電型〔本例におては例えばボロン（Ｂ））を、次い
で−４電型不純物ｃ本例では例えば砒素（Ａｓ）のよう
なｎ型不純物〕を導入し、しかる後加熱処理を施す。−
これにより逆導電型のベース領域１０と一導電型のエミ
ッタ領域１１を形成する。このあと上記エミッタ領域１
１上にエミッタ電極１４と、上記多結晶シリコン層】２
にオーミック接触するベース配線１５及びコレクタ電極
１Ｇを形成することにより、図示したようなバイポーラ
型トランジスタが完成する。
以上のような製造方法によって製作されたバイポーラ型
トランジスタは、上記多結晶シリコン層１２をそのまま
ベース引出し電極として用いているが、エミッタ領域１
１及びエミッタ電極１４の位置及び寸法もこの多結晶シ
リコン層１２により決定される。即ち、ベース引出し電
極１２．エミッタ電極１４及びエミッタ領域１１は総て
自己整合的に形成されることとなり、従って良好な精度
をもって形成され、しかもその製造工程は簡単化される
。更にベースコンタクトとエミッタコンタクトとの間隔
は極めて短くなるので、外部ベース抵抗Ｒｂｅｘｔ及び
コレクターベース間容量ＣＣＢを小さく出来るので、素
子の電気的特性が向上する。
トランジスタは、上記多結晶シリコン層１２をそのまま
ベース引出し電極として用いているが、エミッタ領域１
１及びエミッタ電極１４の位置及び寸法もこの多結晶シ
リコン層１２により決定される。即ち、ベース引出し電
極１２．エミッタ電極１４及びエミッタ領域１１は総て
自己整合的に形成されることとなり、従って良好な精度
をもって形成され、しかもその製造工程は簡単化される
。更にベースコンタクトとエミッタコンタクトとの間隔
は極めて短くなるので、外部ベース抵抗Ｒｂｅｘｔ及び
コレクターベース間容量ＣＣＢを小さく出来るので、素
子の電気的特性が向上する。
しかしながら上記構造では多結晶シリコン層１２をベー
ス引出し電極として用いているので、これの含有不純物
濃度をいかに高くしても金属層を用いた場合と比較する
とその抵抗値はなお大きく、そのため外部ベース抵抗を
充分満足し得るほど低くすることが出来たとは言い難い
。
ス引出し電極として用いているので、これの含有不純物
濃度をいかに高くしても金属層を用いた場合と比較する
とその抵抗値はなお大きく、そのため外部ベース抵抗を
充分満足し得るほど低くすることが出来たとは言い難い
。
ｉｃ） 発明の目的
本発明の目的は上記外部ベース抵抗を更に小さくし得る
半導体装置の製造方法を提供することにある。
半導体装置の製造方法を提供することにある。
＋ｄ＋ 発明の構成
本発明の特徴は、−導電型を有する半導体基板または層
上に、所定の金属層とその上に多結晶シリコン層を積層
し、次いで該多結晶シリコン層上にマスク膜を選択的に
形成し、次いで該マスク膜をマスクとしてイオン注入法
により逆導電型不純物を前記多結晶シリコン層及び金属
層を透過して前記半導体基板または層表面に導入するこ
とにより逆導電型不純物導入層を形成し、前記マスク膜
をマスクとして前記多結晶シリコン層の露出部分に所定
の不純物を導入して該露出部分を高濃度層に変換した後
に、前記多結晶シリコン層中の不純物濃度差を利用する
選択エツチング法を施し、前記局濃度層を除く他の部分
を除去して開口を形成し、前記金属層の前記開口内にお
いて露出せる部分を選択的に除去して、前記半導体基板
または層表向ｆ露出せしめる工程とを含むことにある。
上に、所定の金属層とその上に多結晶シリコン層を積層
し、次いで該多結晶シリコン層上にマスク膜を選択的に
形成し、次いで該マスク膜をマスクとしてイオン注入法
により逆導電型不純物を前記多結晶シリコン層及び金属
層を透過して前記半導体基板または層表面に導入するこ
とにより逆導電型不純物導入層を形成し、前記マスク膜
をマスクとして前記多結晶シリコン層の露出部分に所定
の不純物を導入して該露出部分を高濃度層に変換した後
に、前記多結晶シリコン層中の不純物濃度差を利用する
選択エツチング法を施し、前記局濃度層を除く他の部分
を除去して開口を形成し、前記金属層の前記開口内にお
いて露出せる部分を選択的に除去して、前記半導体基板
または層表向ｆ露出せしめる工程とを含むことにある。
（ｅｌ 発明の実施例
以下本発明の一実施例としてｎｐｎ型トランジスタを製
作する例を、図面を参照しながら説明する。
作する例を、図面を参照しながら説明する。
第２図〜第７図は上記一実施例の要部である活性領域６
の状態を製造工程の順に示す断面図である。
の状態を製造工程の順に示す断面図である。
本実施例においてはまず第２図に示すように、ｐ型サブ
ストレート２表面にｎ＋型の埋没層８を形成したのち、
エピタキシアル成長法によりｎ−型層９を形成する。次
いで選択酸化法等を用いて素子間絶縁分離領域４及び活
性領域６を画定するための絶縁分離領域７を形成する。
ストレート２表面にｎ＋型の埋没層８を形成したのち、
エピタキシアル成長法によりｎ−型層９を形成する。次
いで選択酸化法等を用いて素子間絶縁分離領域４及び活
性領域６を画定するための絶縁分離領域７を形成する。
ここまでの工程は従来の製造方法となんら変わるところ
はなく、通常の製造工程に従って進めて良い。
はなく、通常の製造工程に従って進めて良い。
このあとシリコン（Ｓｔ）基板１全面にスパッタ法等を
用いて例えばチタン（Ｔｉ）を数１００〔人〕の厚さに
被着せしめ、その上にチタン・ナイトライド（Ｔｔ／Ｎ
）を凡そ１０００〜３０００ Ｃ人）の厚さに積層被着
せしめて、金属Ｎ２１を形成する。次いでその上に反応
ガスとして例えばモノシラン（ＳｉＨ４）を用いて減圧
化学気相成長法（減圧ＣＶＤ法）を施し、多結晶シリコ
ン層２２を凡そ５００〜１０００ ［人〕の厚さに形成
する。
用いて例えばチタン（Ｔｉ）を数１００〔人〕の厚さに
被着せしめ、その上にチタン・ナイトライド（Ｔｔ／Ｎ
）を凡そ１０００〜３０００ Ｃ人）の厚さに積層被着
せしめて、金属Ｎ２１を形成する。次いでその上に反応
ガスとして例えばモノシラン（ＳｉＨ４）を用いて減圧
化学気相成長法（減圧ＣＶＤ法）を施し、多結晶シリコ
ン層２２を凡そ５００〜１０００ ［人〕の厚さに形成
する。
次いで第３図に見られる如く、上記多結晶シリコン層２
２上に選択的にフォトレジスト膜（或いは５ｉ０２膜）
２３を形成する。このフォトレジスト膜２３は、活性領
域６におけるエミッタ領域の配設位置及び寸法を規定す
るものである。次いで上記フォトレジスト膜２３をマス
クとし□て、イオン注入法によりボロン（Ｂ）のような
ｐ型不純物を、上記多結晶シリコン層２２及び金属層２
】を透過して活性領域６の表面に導入する。本実施例で
は凡そ１００〜１４０ （ｋ ｅＶ）の注入エネルギを
用い、ドーズ量は凡そ１〜５ Ｘ １０１４（ｃｌｌｌ
−２〕である。
２上に選択的にフォトレジスト膜（或いは５ｉ０２膜）
２３を形成する。このフォトレジスト膜２３は、活性領
域６におけるエミッタ領域の配設位置及び寸法を規定す
るものである。次いで上記フォトレジスト膜２３をマス
クとし□て、イオン注入法によりボロン（Ｂ）のような
ｐ型不純物を、上記多結晶シリコン層２２及び金属層２
】を透過して活性領域６の表面に導入する。本実施例で
は凡そ１００〜１４０ （ｋ ｅＶ）の注入エネルギを
用い、ドーズ量は凡そ１〜５ Ｘ １０１４（ｃｌｌｌ
−２〕である。
次いで更に上記フォトレジスト膜２３をマスクとして、
Ｒｐの小さいｐ型のイオン、例えば弗化ボロン（ＢＦ２
）を多結晶シリコン層２２に注入する。
Ｒｐの小さいｐ型のイオン、例えば弗化ボロン（ＢＦ２
）を多結晶シリコン層２２に注入する。
本工程では例えば凡そ５０（ｋｅＶ：ｌの注入エネルギ
により上記ＢＦ２を、１〜５×１０１８〔■゛２）程度
のドーズ量の注入を行う。これにより、多結晶シリコン
［２２中におけるボロン（Ｂ）の濃度は凡そ１〜５×１
０２０〔■−３〕程度となる。本工程により多結晶シリ
コン層２２は、フォトレジスト膜下直下部以外はｐ型不
純物を高濃度に含有することとなる。
により上記ＢＦ２を、１〜５×１０１８〔■゛２）程度
のドーズ量の注入を行う。これにより、多結晶シリコン
［２２中におけるボロン（Ｂ）の濃度は凡そ１〜５×１
０２０〔■−３〕程度となる。本工程により多結晶シリ
コン層２２は、フォトレジスト膜下直下部以外はｐ型不
純物を高濃度に含有することとなる。
次いで第４図に示す如く上記マスクとして用いたフォト
レジスト上火を除去して、多結晶シリコン層２２のｐ型
不純物を注入されていないノンドープのままの部分を露
出せしめ、例えば水酸化カリウム（ＫＯＨ）で処理する
ことにより、上記多結晶シリコン層のノンドープ部分を
選択的に除去して開口５を形成し、金属層２１表面を露
出させる。
レジスト上火を除去して、多結晶シリコン層２２のｐ型
不純物を注入されていないノンドープのままの部分を露
出せしめ、例えば水酸化カリウム（ＫＯＨ）で処理する
ことにより、上記多結晶シリコン層のノンドープ部分を
選択的に除去して開口５を形成し、金属層２１表面を露
出させる。
次いで第５図に示すように、多結晶シリコン層２２を加
熱酸化して５ｉ（１２膜２６に変換し、しかる後この”
０２ｔｌ！ｔ’２６をマスクとして金属層２１を選択的
に除去し、更にｎ型層９表面を酸化する。
熱酸化して５ｉ（１２膜２６に変換し、しかる後この”
０２ｔｌ！ｔ’２６をマスクとして金属層２１を選択的
に除去し、更にｎ型層９表面を酸化する。
本工程は先に上記多結晶シリコン層２２をマスクとして
反応性（リアクティブ）イオンエツチング法を施し、上
記金属層２１の開口δ内に露出せる部分を選択的に除去
した後、加熱酸化処理を施して多結晶シリコン層２２を
総て二酸化シリコン（５ｉ０２）ｉ１！２６に変換して
も良い。２７は開口部内で露出したｎ−型層９表面が酸
化形成された５ｉ０２ ｉ＊である。
反応性（リアクティブ）イオンエツチング法を施し、上
記金属層２１の開口δ内に露出せる部分を選択的に除去
した後、加熱酸化処理を施して多結晶シリコン層２２を
総て二酸化シリコン（５ｉ０２）ｉ１！２６に変換して
も良い。２７は開口部内で露出したｎ−型層９表面が酸
化形成された５ｉ０２ ｉ＊である。
次いで第６図に見られる如く、ＣＶＤ法により基板全面
に５ｉ０２膜を被着せしめた後、異方性エツチング法１
例えば反応性イオンエツチング法を用いて、上記開口部
内のｎ−型層９表面に被着せる５ｉ０２膜を除去し得る
程度のエツチングを施す。
に５ｉ０２膜を被着せしめた後、異方性エツチング法１
例えば反応性イオンエツチング法を用いて、上記開口部
内のｎ−型層９表面に被着せる５ｉ０２膜を除去し得る
程度のエツチングを施す。
これにより開口５内においては、ｎ−型層９表面は５ｊ
０２膜が除去されて表面が露出されるが、金属層２】の
開口５内壁面に被着せる５ｉ０２膜２８は除去されるこ
となく残留する。
０２膜が除去されて表面が露出されるが、金属層２】の
開口５内壁面に被着せる５ｉ０２膜２８は除去されるこ
となく残留する。
以上により金属層２１を基準とし、しかも金属層２１の
端面を露出することなしに、エミッタ開口５を形成する
ことが出来た。
端面を露出することなしに、エミッタ開口５を形成する
ことが出来た。
このあとの工程は通常の製造工程に従って進めて良い。
即ち上記５ｉ０２膜２６及びその下層の金属層２１をマ
スクとしてイオン注入法を施し、上記開口２５内のｎ−
型層９表面にまずｐ型不純物のボロン（Ｂ）を、次いで
ｎ型不純物の燐（Ｐ）を導入する。次いで加熱処理を施
して、前述のｐ生型不純物導入層２４内のｐ＋型不純物
即ちボロン（Ｂ）を拡散さ−Ｕるとともに、新たにｎ−
型層９表面に導入したｐ型不純物のボロン（Ｂ）及びｎ
型不純物の燐（Ｐ）を拡散させる。かくしてｐ型の内部
ベース領域３０とこれに連続するｐ′型の外部ベース領
域３１゜及びｎ中型のエミッタ領域３２を形成する。な
お前記金属層２１は上述のようにして形成された外部ベ
ース領域３１とオーミック接触を形成する。
スクとしてイオン注入法を施し、上記開口２５内のｎ−
型層９表面にまずｐ型不純物のボロン（Ｂ）を、次いで
ｎ型不純物の燐（Ｐ）を導入する。次いで加熱処理を施
して、前述のｐ生型不純物導入層２４内のｐ＋型不純物
即ちボロン（Ｂ）を拡散さ−Ｕるとともに、新たにｎ−
型層９表面に導入したｐ型不純物のボロン（Ｂ）及びｎ
型不純物の燐（Ｐ）を拡散させる。かくしてｐ型の内部
ベース領域３０とこれに連続するｐ′型の外部ベース領
域３１゜及びｎ中型のエミッタ領域３２を形成する。な
お前記金属層２１は上述のようにして形成された外部ベ
ース領域３１とオーミック接触を形成する。
以上により本実施例によるｎｐｎ型トランジスタ素子が
形成された。このあとの工程は更に通常の製造工程に従
って進め、エミッタ、ベース及びコレクタの電極を形成
して、前記第１図に示した構造の半導体装置が完成する
。但し本実施例では、前記第１図においてはベース引出
し電極１２が多結晶シリコン層を用いて形成されていた
のに対し、本実施例により作製した半導体装置では金属
層２１により形成した点が異なる。
形成された。このあとの工程は更に通常の製造工程に従
って進め、エミッタ、ベース及びコレクタの電極を形成
して、前記第１図に示した構造の半導体装置が完成する
。但し本実施例では、前記第１図においてはベース引出
し電極１２が多結晶シリコン層を用いて形成されていた
のに対し、本実施例により作製した半導体装置では金属
層２１により形成した点が異なる。
上述の本実施例によれば、ベース引出し電極とエミッタ
開口部とを自己整合的に形成することが出来、従ってエ
ミッターベース間の距離を極めて短くし得るという長所
を何ら損なうことなく、しかもベース引出し電極を金属
とすることが出来たため、該ベース引出し電極の抵抗が
著しく減少し、その結果Ｒｂｅｘｔが大幅に低下した。
開口部とを自己整合的に形成することが出来、従ってエ
ミッターベース間の距離を極めて短くし得るという長所
を何ら損なうことなく、しかもベース引出し電極を金属
とすることが出来たため、該ベース引出し電極の抵抗が
著しく減少し、その結果Ｒｂｅｘｔが大幅に低下した。
第８図及び第９図は本発明の詳細な説明に供するために
掲げた図で、それぞれ通常のプレーナ型のバイポーラ・
トランジスタと、ベース引出し電極とエミッタ開口部を
自己整合的に形成したバイポーラ・トランジスタの構造
を示す。両図において、ｔａ＋は要部平面図、（ｂｌは
要部断面図である。
掲げた図で、それぞれ通常のプレーナ型のバイポーラ・
トランジスタと、ベース引出し電極とエミッタ開口部を
自己整合的に形成したバイポーラ・トランジスタの構造
を示す。両図において、ｔａ＋は要部平面図、（ｂｌは
要部断面図である。
第８図に示す通常のバイポーラ・トランジスタにおいて
、エミッタ電極３３とベース電極３４との間隔りは、寸
法精度等を考慮すると凡そ２〔μｍ〕を必要とし、また
エミッタ及びベースの開口（コンタクト窓）３３及び３
４周縁部における絶縁骨膜３６とエミッタ及びベース電
極１４．１５との重なりも、位置合わせ精度等を考慮す
れば凡そ１ 〔μｍ〕を必要とする。従ってエミッタ及
びベースの開口３３゜３４の間隔は約４Ｃμｍ〕となり
、このうちエミッタ開口３３の端からの内部ベース領域
３０の長さＬｌば約２〔μｍ〕、ベース開口３４の端か
らの外部ベース領域３１の長さＬ２は約２ 〔μｍ〕と
なる。またエミッタ及びベースの開口３３．３４の幅ｄ
を凡そ３ 〔μｍ〕とする。
、エミッタ電極３３とベース電極３４との間隔りは、寸
法精度等を考慮すると凡そ２〔μｍ〕を必要とし、また
エミッタ及びベースの開口（コンタクト窓）３３及び３
４周縁部における絶縁骨膜３６とエミッタ及びベース電
極１４．１５との重なりも、位置合わせ精度等を考慮す
れば凡そ１ 〔μｍ〕を必要とする。従ってエミッタ及
びベースの開口３３゜３４の間隔は約４Ｃμｍ〕となり
、このうちエミッタ開口３３の端からの内部ベース領域
３０の長さＬｌば約２〔μｍ〕、ベース開口３４の端か
らの外部ベース領域３１の長さＬ２は約２ 〔μｍ〕と
なる。またエミッタ及びベースの開口３３．３４の幅ｄ
を凡そ３ 〔μｍ〕とする。
外部ベース抵抗分として寄与するのは、上記エミッタ及
びベースの開口３３．３４に挟まれた長方形の区域（同
図で一点鎖線で囲んだ区域３５）の抵抗である。これの
抵抗は、上記内部ベース領域３０のシート抵抗が凡そ９
００〔Ω／ロ〕１ベースコンタク］・補償領域３】のシ
ート抵抗が凡そ４００〔Ω／口〕であった場合、 Ｒｂｅｘｔ＝ ９００Ｘ ２ ／ ３ ＋ ４００ｘ
２ ／ ３＃ ８７０（Ω〕 これに対し第９図に示すベース引出し電極２１とエミッ
タの開口３３を自己整合的に形成したバイポーラ・トラ
ンジスタでは、エミッタ電極１４とベース電極１５との
間隔りを上側と同じく２〔μｍ３２両電極１４．１５端
部の下層の絶縁膜上の重なり及び幅ｄも上側と同じく１
（μｍ〕、及び３〔μｍ〕とした場合、エミッタ開口
３３の端部とベース引出し電極２１の端部との間隔Ｌ２
は凡そ０．３〔μｍ〕またベース引出し電極２１の長さ
即ちベース引出し電極２１の端からベース開口３４の端
部迄の距離Ｌ３は凡そ３．７〔μｍ〕である。従ってベ
ース引出し電極２１を従来の製造方法即ち多結晶シリコ
ンを用いて作製した場合、そのシート抵抗は凡そ１００
〔Ω／ 〕であるから、 Ｒｂｅｘｔ−４００Ｘ Ｏ，３／ ３ ＋ １００ｘ
３．７／ ３＃１６３（Ω〕 となる。
びベースの開口３３．３４に挟まれた長方形の区域（同
図で一点鎖線で囲んだ区域３５）の抵抗である。これの
抵抗は、上記内部ベース領域３０のシート抵抗が凡そ９
００〔Ω／ロ〕１ベースコンタク］・補償領域３】のシ
ート抵抗が凡そ４００〔Ω／口〕であった場合、 Ｒｂｅｘｔ＝ ９００Ｘ ２ ／ ３ ＋ ４００ｘ
２ ／ ３＃ ８７０（Ω〕 これに対し第９図に示すベース引出し電極２１とエミッ
タの開口３３を自己整合的に形成したバイポーラ・トラ
ンジスタでは、エミッタ電極１４とベース電極１５との
間隔りを上側と同じく２〔μｍ３２両電極１４．１５端
部の下層の絶縁膜上の重なり及び幅ｄも上側と同じく１
（μｍ〕、及び３〔μｍ〕とした場合、エミッタ開口
３３の端部とベース引出し電極２１の端部との間隔Ｌ２
は凡そ０．３〔μｍ〕またベース引出し電極２１の長さ
即ちベース引出し電極２１の端からベース開口３４の端
部迄の距離Ｌ３は凡そ３．７〔μｍ〕である。従ってベ
ース引出し電極２１を従来の製造方法即ち多結晶シリコ
ンを用いて作製した場合、そのシート抵抗は凡そ１００
〔Ω／ 〕であるから、 Ｒｂｅｘｔ−４００Ｘ Ｏ，３／ ３ ＋ １００ｘ
３．７／ ３＃１６３（Ω〕 となる。
更に上記ベース引出し電極２１を上記一実施例の金属層
とした場合には、チタン・ナイトライド（ＴｉＮ）の抵
抗率は凡そ３０〜１００〔μΩ・ｃｍ）であるので、こ
れの膜厚を凡そ２０００〜３０００ （人〕とし。
とした場合には、チタン・ナイトライド（ＴｉＮ）の抵
抗率は凡そ３０〜１００〔μΩ・ｃｍ）であるので、こ
れの膜厚を凡そ２０００〜３０００ （人〕とし。
た場合、これのシート抵抗は約１〜５〔Ω／口〕となる
。従って上記一実施例では、 Ｒｂｅｘｔ＝ ４００ｘ Ｏ，３／ ３ ＋ １〜５物
４０＋１〜５〔Ω〕 となり、ベース引出し電極２１の抵抗Ｒｂｅｘｔには殆
ど影響しないこととなる。
。従って上記一実施例では、 Ｒｂｅｘｔ＝ ４００ｘ Ｏ，３／ ３ ＋ １〜５物
４０＋１〜５〔Ω〕 となり、ベース引出し電極２１の抵抗Ｒｂｅｘｔには殆
ど影響しないこととなる。
上記３つの数値例に見られる如く、上記一実施例ではＲ
ｂｅｘｔが大幅に低下したことが理解されよう。
ｂｅｘｔが大幅に低下したことが理解されよう。
なお本発明は上記一実施例に限定されるものではなく、
更に種々変形して実施例し得る。
更に種々変形して実施例し得る。
例えば本発明を用いてｐｎｐ型半導体装置を製作するに
は、上記一実施例の説明の中のｎ型とｐ型とを総て反対
にすれば良い。
は、上記一実施例の説明の中のｎ型とｐ型とを総て反対
にすれば良い。
また金属層もチタン・ナイトライド（ＴｉＮ）に限定さ
れることなく、種々選択して使用し得る。
れることなく、種々選択して使用し得る。
更に多結晶シリコン層２２は全部酸化しても、或いは必
要な部分のみを酸化しても良い。
要な部分のみを酸化しても良い。
ｉｆｌ 発明の詳細
な説明した如く本発明によりベース引出し電極とエミッ
タの開口とが自己整合的に形成されたバイポーラ型トラ
ンジスタのＲｂｅｘｔを大幅に低下させることが出来る
。
タの開口とが自己整合的に形成されたバイポーラ型トラ
ンジスタのＲｂｅｘｔを大幅に低下させることが出来る
。
第１図はベース引出し電極とエミッタ開口とが自己整合
的に形成された半導体装置を示す要部断面図、第２図〜
第７図は本発明の一実施例をその製造工桓の順に示す要
部断面図、第８図及び第９図は上記一実施例の効果を示
す要部断面図である。 図において、１は半導体基板で一導電型を有する半導体
層と逆導電型を有する半導体サブストレートとからなり
、４お７は絶縁分離領域、８は一導電型を有する埋没層
、９は一導電型低濃度半導体層、１４．１５．１６はそ
れぞれエミッタ、ベース。 及びコレクタの電極、２】は金属層、２２は多結晶シリ
コン層、詔フォトレジスト膜、Ｕは逆導電型不純物導入
層、５はエミッタの開口、２６は５ｉ０２膜、２８は金
属層２１端面を被覆する５ｔ０２膜、３０．３１は逆導
電型を有する内部及び外部ベース領域、３２は一導電型
を有するエミッタ領域、３３．３４はそれぞれエミッタ
及びベース電極、３５は外部ベース抵抗として作用する
領域、３６は絶縁膜を示す。 第１図
的に形成された半導体装置を示す要部断面図、第２図〜
第７図は本発明の一実施例をその製造工桓の順に示す要
部断面図、第８図及び第９図は上記一実施例の効果を示
す要部断面図である。 図において、１は半導体基板で一導電型を有する半導体
層と逆導電型を有する半導体サブストレートとからなり
、４お７は絶縁分離領域、８は一導電型を有する埋没層
、９は一導電型低濃度半導体層、１４．１５．１６はそ
れぞれエミッタ、ベース。 及びコレクタの電極、２】は金属層、２２は多結晶シリ
コン層、詔フォトレジスト膜、Ｕは逆導電型不純物導入
層、５はエミッタの開口、２６は５ｉ０２膜、２８は金
属層２１端面を被覆する５ｔ０２膜、３０．３１は逆導
電型を有する内部及び外部ベース領域、３２は一導電型
を有するエミッタ領域、３３．３４はそれぞれエミッタ
及びベース電極、３５は外部ベース抵抗として作用する
領域、３６は絶縁膜を示す。 第１図
Claims (1)
- 一導電型を有する半導体基板または階上に、所定の金属
層とその上に多結晶シリコン層を積層し、次いで該多結
晶シリコン層上にマスク膜を選択的に形成し、次いで該
マスク膜をマスクとしてイオン注入法により逆導電型不
純物を前記多結晶シリコン層及び金属層を透過して前記
半導体基板または層表面に導入することにより逆導電型
不純物導入層を形成し、前記マスク膜をマスクとして前
記多結晶シリコン層の露出部分に所定の不純物を導入し
て該露出部分を高濃度層に変換した後に、前記多結晶シ
リコン層中の不純物濃度差を利用する選択エツチング法
を施し、前記高濃度層を除く他の部分を除去して開口を
形成し、前記金属層の前記開口内において露出せる部分
を選択的に除去して、前記半導体基板または層表面を露
出せしめる工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170156A JPS6060762A (ja) | 1983-09-13 | 1983-09-13 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170156A JPS6060762A (ja) | 1983-09-13 | 1983-09-13 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6060762A true JPS6060762A (ja) | 1985-04-08 |
| JPH0456455B2 JPH0456455B2 (ja) | 1992-09-08 |
Family
ID=15899717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58170156A Granted JPS6060762A (ja) | 1983-09-13 | 1983-09-13 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060762A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216463A (ja) * | 1982-06-07 | 1983-12-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | バイポ−ラ・トランジスタ |
-
1983
- 1983-09-13 JP JP58170156A patent/JPS6060762A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216463A (ja) * | 1982-06-07 | 1983-12-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | バイポ−ラ・トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0456455B2 (ja) | 1992-09-08 |
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