JPS606146B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
- Publication number
- JPS606146B2 JPS606146B2 JP54164060A JP16406079A JPS606146B2 JP S606146 B2 JPS606146 B2 JP S606146B2 JP 54164060 A JP54164060 A JP 54164060A JP 16406079 A JP16406079 A JP 16406079A JP S606146 B2 JPS606146 B2 JP S606146B2
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- JP
- Japan
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- gate
- vertical scanning
- circuit
- imaging device
- vertical
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
本発明は、間体撮像装層のフリッカ現象を防止できる信
号続み取り方式に関するものである。
号続み取り方式に関するものである。
第１図は従来の絶縁ゲート型電界効果トランジスタ（Ｍ
ＯＳ型ＦＥＴ）を用いたＭＯＳ型二次元固体撮像装置の
原理図である。図において、マトリックス状に配列され
た多数のホトダィオード１からなる感光部と、ホトダィ
オード１に蓄積された光信号を続み出すための垂直読み
出しスイッチ用ＭＯＳ型ＦＥＴ２および水平読み出しス
イッチ用ＭＯＳ型ＦＥＴ３と、それぞれのスイッチを順
序よく切換えるための垂直走査回路のシフトレジスタ４
および水平走査回路のシフトレジスタ５とからなり、６
は垂直走査線（同一行のＭＯＳＦＥＴ２のゲートを結ぶ
垂直走査パルスの印加線）、７は垂直出力線（同一例Ｍ
ＯＳＦＥＴ２のドレィンを結ぶ信号引出し線）、８は水
平走査線（水平走査パルスの印加線）、９は水平出力線
（水平スイッチＭＯＳ３のドレィンを結ぶ信号引出し線
）、１０は出力端、１１は出力負荷抵抗、１２はビデオ
電圧源である。垂直、水平の切換えスイッチ用ＭＯＳ型
ＦＥＴはシフトレジスタによってそれらのゲート電圧を
制御し、スイッチ動作を得ている。ところで、このよう
な撮像装置では、垂直方向の解像度（分解能を向上させ
るために、従釆からィンタレース方式という駆動方式が
採用されている。その一例は、たとえば垂直走査線６を
図中下の方からＶ，，Ｖ２，………，Ｖｉ，Ｖｉ十・，
………Ｖｎというふうに番号をつけると、まず第１のフ
ィールド期間でＶ，十Ｖ２，Ｖ３十Ｖ４，Ｖ５十Ｖ６，
……・・・Ｖｉ‐・十Ｖｉ，・・……・というように信
号を読み出し、次の第２のフィールド期間では、Ｖ，，
Ｖ２十Ｖ３，Ｖ４十Ｖ５，………Ｖｉ十Ｖｉ＋，………
というように読む方式が考えられている（参考文献；Ｉ
ＳＳＣＣ７玖ＰＩ９２、Ｎ、ＫｏｉＫｅｅｔａｌ）。
ＯＳ型ＦＥＴ）を用いたＭＯＳ型二次元固体撮像装置の
原理図である。図において、マトリックス状に配列され
た多数のホトダィオード１からなる感光部と、ホトダィ
オード１に蓄積された光信号を続み出すための垂直読み
出しスイッチ用ＭＯＳ型ＦＥＴ２および水平読み出しス
イッチ用ＭＯＳ型ＦＥＴ３と、それぞれのスイッチを順
序よく切換えるための垂直走査回路のシフトレジスタ４
および水平走査回路のシフトレジスタ５とからなり、６
は垂直走査線（同一行のＭＯＳＦＥＴ２のゲートを結ぶ
垂直走査パルスの印加線）、７は垂直出力線（同一例Ｍ
ＯＳＦＥＴ２のドレィンを結ぶ信号引出し線）、８は水
平走査線（水平走査パルスの印加線）、９は水平出力線
（水平スイッチＭＯＳ３のドレィンを結ぶ信号引出し線
）、１０は出力端、１１は出力負荷抵抗、１２はビデオ
電圧源である。垂直、水平の切換えスイッチ用ＭＯＳ型
ＦＥＴはシフトレジスタによってそれらのゲート電圧を
制御し、スイッチ動作を得ている。ところで、このよう
な撮像装置では、垂直方向の解像度（分解能を向上させ
るために、従釆からィンタレース方式という駆動方式が
採用されている。その一例は、たとえば垂直走査線６を
図中下の方からＶ，，Ｖ２，………，Ｖｉ，Ｖｉ十・，
………Ｖｎというふうに番号をつけると、まず第１のフ
ィールド期間でＶ，十Ｖ２，Ｖ３十Ｖ４，Ｖ５十Ｖ６，
……・・・Ｖｉ‐・十Ｖｉ，・・……・というように信
号を読み出し、次の第２のフィールド期間では、Ｖ，，
Ｖ２十Ｖ３，Ｖ４十Ｖ５，………Ｖｉ十Ｖｉ＋，………
というように読む方式が考えられている（参考文献；Ｉ
ＳＳＣＣ７玖ＰＩ９２、Ｎ、ＫｏｉＫｅｅｔａｌ）。
第１図において、１３は垂直シフトレジスタ４の出力パ
ルスをフィールド（以下Ｆ，，Ｆ２と表わす）によりタ
イミングを切り換える回路である。従来の回路は、たと
えば第２図に示すようになっている。第２図において、
２０はフィールド切替パルスＦ，の入力端子、２１はフ
ィールド切替パルスＦ２の入力端子、２２はフィールド
切替用のスイッチ（ＭＯＳ型ＦＥＴ）である。
ルスをフィールド（以下Ｆ，，Ｆ２と表わす）によりタ
イミングを切り換える回路である。従来の回路は、たと
えば第２図に示すようになっている。第２図において、
２０はフィールド切替パルスＦ，の入力端子、２１はフ
ィールド切替パルスＦ２の入力端子、２２はフィールド
切替用のスイッチ（ＭＯＳ型ＦＥＴ）である。
この図では、第１のフィールドＦ，の期間では、Ａ＋Ｂ
，Ｃ十Ｄ，Ｅ十Ｆ，・・・・・・…という順序で各垂直
走査線６にパルスが印放され、同時に２行の走査線の信
号が水平走査により読み出される。次のフィールドＦ２
では、Ａ，Ｂ十Ｃ，Ｄ＋Ｅ，………とパルスが印加され
、信号が読み出され、ィンタレースされることになる。
第２図の各パルスのタイミングと各垂直走査線６に印加
される走査パルスのタイミングを第３図に示してある。
しかし、このような読み取り方式では、フィールドが変
わるたびにビデオ信号電圧の直流レベルが変化し「テレ
ビモニタ上では画面のチラつきとなって現われる（フリ
ッカ現象という）。
，Ｃ十Ｄ，Ｅ十Ｆ，・・・・・・…という順序で各垂直
走査線６にパルスが印放され、同時に２行の走査線の信
号が水平走査により読み出される。次のフィールドＦ２
では、Ａ，Ｂ十Ｃ，Ｄ＋Ｅ，………とパルスが印加され
、信号が読み出され、ィンタレースされることになる。
第２図の各パルスのタイミングと各垂直走査線６に印加
される走査パルスのタイミングを第３図に示してある。
しかし、このような読み取り方式では、フィールドが変
わるたびにビデオ信号電圧の直流レベルが変化し「テレ
ビモニタ上では画面のチラつきとなって現われる（フリ
ッカ現象という）。
ここで、フリッカ現象の発生機構を、第４図、第５図を
用いて説明する。第４図は、第１のホトダィオード部を
示したものである。図中、ホトダィオード４１の電位、
ｖｓに着目すると、垂直走査線◎の電位が高レベルにな
るとｖｓはビデオバイアス、Ｖｖになるが、再び低レベ
ルになると、垂直走査線とホトダィオード間に寄生的に
存在する容量結合の度合いによってｖｓは低下する。容
量結合の度合いはフィールド‘こよって異なる。この様
子を、ホトダイオード４１の電位ｖｓに着目して説明す
る。ホトダイオード４１の電位は、垂直スイッチトラン
ジスタ４２のゲート（すなわち垂直走査線◎）電圧が高
電位になると同トランジスタ４２が非飽和動作をするの
で、垂直出力線７の電位と等しくなる。続いて、同ゲー
ト電圧が下降し丁度トランジスタ４２のしきし、電圧Ｖ
ｔｈになるまで、ホトダィオード４１の電位ｖｓは垂直
出力線電位と等しい状態に保たれる。さらに、同ゲート
電圧がしきし、電圧Ｖｔｈ以下に下降すると、トランジ
スタ４２は遮断状態になり、結合容量Ｃｄ◎およびＣｕ
■により電位ｖｓが影響を受ける。第５図に示したよう
に、フィールドＦ，の時には垂直走査線◎および◎が選
択されるが、垂直走査線■は選択されない。したがって
、ホトダィオード４１の電位ｖｓには、結合容量Ｃｄ◎
のみによる電位変化△ｖｓが起き、その量は次式で与え
られる。△ｖＳ＝Ｃｄ◎・（Ｖｔｈ−Ｖ，）／Ｃゞ…．
０１ここで、Ｃｄ◎：ホトダィオード４１と垂直走査線
◎との結合容量。
用いて説明する。第４図は、第１のホトダィオード部を
示したものである。図中、ホトダィオード４１の電位、
ｖｓに着目すると、垂直走査線◎の電位が高レベルにな
るとｖｓはビデオバイアス、Ｖｖになるが、再び低レベ
ルになると、垂直走査線とホトダィオード間に寄生的に
存在する容量結合の度合いによってｖｓは低下する。容
量結合の度合いはフィールド‘こよって異なる。この様
子を、ホトダイオード４１の電位ｖｓに着目して説明す
る。ホトダイオード４１の電位は、垂直スイッチトラン
ジスタ４２のゲート（すなわち垂直走査線◎）電圧が高
電位になると同トランジスタ４２が非飽和動作をするの
で、垂直出力線７の電位と等しくなる。続いて、同ゲー
ト電圧が下降し丁度トランジスタ４２のしきし、電圧Ｖ
ｔｈになるまで、ホトダィオード４１の電位ｖｓは垂直
出力線電位と等しい状態に保たれる。さらに、同ゲート
電圧がしきし、電圧Ｖｔｈ以下に下降すると、トランジ
スタ４２は遮断状態になり、結合容量Ｃｄ◎およびＣｕ
■により電位ｖｓが影響を受ける。第５図に示したよう
に、フィールドＦ，の時には垂直走査線◎および◎が選
択されるが、垂直走査線■は選択されない。したがって
、ホトダィオード４１の電位ｖｓには、結合容量Ｃｄ◎
のみによる電位変化△ｖｓが起き、その量は次式で与え
られる。△ｖＳ＝Ｃｄ◎・（Ｖｔｈ−Ｖ，）／Ｃゞ…．
０１ここで、Ｃｄ◎：ホトダィオード４１と垂直走査線
◎との結合容量。
Ｖ比：トランジスタ４２のしさし、電圧。
Ｖ，：垂直走査線■に印加される低レベル電圧。
Ｃｓ：ホトダイオード４１の容量。
フィールドＦ２の時には、垂直走査線■および◎が選択
される。
される。
したがって、ホトダイオード４１の電位の変化△ｖｓは
、結合容量Ｃｕ■とＣｄ◎の両方の影響を受け、その大
きさは，．，７△ＶＳニ（Ｃｕ■＋Ｃｄ■）●（Ｖ瓜・
ＶＩ）／ＣＳ，．．（２）ここで、Ｃｕ■：ホトダィオ
ード４１と垂直走査線■との結合容量。
、結合容量Ｃｕ■とＣｄ◎の両方の影響を受け、その大
きさは，．，７△ＶＳニ（Ｃｕ■＋Ｃｄ■）●（Ｖ瓜・
ＶＩ）／ＣＳ，．．（２）ここで、Ｃｕ■：ホトダィオ
ード４１と垂直走査線■との結合容量。
となり「｛１１式とは異なる値になる。
フィールドＦ・とＦ２とで△ｖｓが異る様子を第５図の
ｖｓに示した。
ｖｓに示した。
このようにホトダィオードのリセツト電圧がフィールド
ごとに変わる。このことは、フィールドごとにビデオバ
イアス電源からホトダイオードに充電する電荷量（ビデ
オ信号）が変わること、つまり、フィールドが変わるた
びにビデオ信号電圧の直流レベルが変化することを意味
する。このことはテレビモニタには画面のチラッキ（フ
リッカ）となって現われる。本発明は、上述の従来の固
体撮像装置におけるィンタレース走査方式の欠点を解決
する固体撮像装置を提供することを目的とする。すなわ
ち、本発明の目的は、フリツカ現象が防止されたィンタ
レース走査機構を有する固体撮像装置を提供することに
ある。本発明の固体撮像装置では、ィンタレース走査に
おいて、複数個の垂直走査線を選択するとき、選択され
る垂直走査線を同一時刻で選択しないことにより、フリ
ツカ現象を防止する。
ごとに変わる。このことは、フィールドごとにビデオバ
イアス電源からホトダイオードに充電する電荷量（ビデ
オ信号）が変わること、つまり、フィールドが変わるた
びにビデオ信号電圧の直流レベルが変化することを意味
する。このことはテレビモニタには画面のチラッキ（フ
リッカ）となって現われる。本発明は、上述の従来の固
体撮像装置におけるィンタレース走査方式の欠点を解決
する固体撮像装置を提供することを目的とする。すなわ
ち、本発明の目的は、フリツカ現象が防止されたィンタ
レース走査機構を有する固体撮像装置を提供することに
ある。本発明の固体撮像装置では、ィンタレース走査に
おいて、複数個の垂直走査線を選択するとき、選択され
る垂直走査線を同一時刻で選択しないことにより、フリ
ツカ現象を防止する。
なお、垂直走査パルスを水平帰線期間に印加し、光信号
を垂直信号出力線容量に移した後「垂直走査パルスを水
平走査期間に印放して光信号を読み出す走査方式を取る
ことが多い。したがって、１水平婦線期間中の非同一時
刻に複数の垂直走査線を選択する。すなわちタイミング
のずれ‐ｔ垂直走査パルスを複数の垂直走査線に印加す
ることにより、フリッカ現象を防止することができる。
以下、実施例により本発明の固体撮像装置を詳細に説明
する。
を垂直信号出力線容量に移した後「垂直走査パルスを水
平走査期間に印放して光信号を読み出す走査方式を取る
ことが多い。したがって、１水平婦線期間中の非同一時
刻に複数の垂直走査線を選択する。すなわちタイミング
のずれ‐ｔ垂直走査パルスを複数の垂直走査線に印加す
ることにより、フリッカ現象を防止することができる。
以下、実施例により本発明の固体撮像装置を詳細に説明
する。
第６図は本発明の固体撮像装置の実施例に用いるィンタ
レース機構を示す。
レース機構を示す。
第６図において「 ４は第１図に示した垂直走査回路、
Ｖ，，Ｖ２・……・・は垂直走査回路から出力される出
力パルス、２０，２１はフィールド切替パルスＦ，，Ｆ
２の印加端子、２２はゲートへのフィールド切替パルス
の印加によってオン・オフし、インタレース走査におけ
る垂直走査線６の組合わせを、フィールド毎に切り替え
るためのＭＯＳＦＥＴである。
Ｖ，，Ｖ２・……・・は垂直走査回路から出力される出
力パルス、２０，２１はフィールド切替パルスＦ，，Ｆ
２の印加端子、２２はゲートへのフィールド切替パルス
の印加によってオン・オフし、インタレース走査におけ
る垂直走査線６の組合わせを、フィールド毎に切り替え
るためのＭＯＳＦＥＴである。
すなわち回路１３は第１図に示したインタレース走査回
路と同じものである。１４は、インタレース回路１３と
垂直走査線６の間に介在されたゲート回路である。
路と同じものである。１４は、インタレース回路１３と
垂直走査線６の間に介在されたゲート回路である。
ゲート回路１４を構成するＭＯＳＦＥＴ６０は、タイミ
ングの異なるパルスＤ，，Ｄ２によって（パルス入力端
子６１，６２）駆動され、ィンタレース回路からの出力
パルスがゲートへ印加される。したがって、ＭＯＳＦＥ
Ｔ６０は、インタレース回路の出力パルスがゲートに入
力された時、駆動パルスＤ，，○２を出力するゲート用
ＭＯＳＦＥＴである。Ｄ，，Ｄ２のパルスを第７図のよ
うに、垂直走査回路の出力パルスＶ，，Ｖ２，…・・・
…の出力期間に出力させることにより、垂直走査線６（
■，■，◎………）には、互いに重なることのないイン
ターレース走査用のパルスが印加でき、第４図、第５図
に示したように寄生容量による結合の度合いがフィール
ドごとに変わることはない。
ングの異なるパルスＤ，，Ｄ２によって（パルス入力端
子６１，６２）駆動され、ィンタレース回路からの出力
パルスがゲートへ印加される。したがって、ＭＯＳＦＥ
Ｔ６０は、インタレース回路の出力パルスがゲートに入
力された時、駆動パルスＤ，，○２を出力するゲート用
ＭＯＳＦＥＴである。Ｄ，，Ｄ２のパルスを第７図のよ
うに、垂直走査回路の出力パルスＶ，，Ｖ２，…・・・
…の出力期間に出力させることにより、垂直走査線６（
■，■，◎………）には、互いに重なることのないイン
ターレース走査用のパルスが印加でき、第４図、第５図
に示したように寄生容量による結合の度合いがフィール
ドごとに変わることはない。
したがってフリッカ現象は起きない。回路１４としては
、上記の動作をするものであれば何でもよい。
、上記の動作をするものであれば何でもよい。
すなわち、ＭＯＳＦＥＴ６０のドレイン（ソ−ス）をイ
ンタレース回路１３に接続し、Ｄ．，Ｄ２をＭＯＳＦＥ
Ｔ６０のゲートに印加しても良い。
ンタレース回路１３に接続し、Ｄ．，Ｄ２をＭＯＳＦＥ
Ｔ６０のゲートに印加しても良い。
なお、インタレース回路１３においても、Ｆ，，Ｆ２を
ＭＯＳＦＥＴ２２のソース（ドレイン）に印加し、ゲー
トには垂直レジスタ４の出力パルスを印加することがで
きる。
ＭＯＳＦＥＴ２２のソース（ドレイン）に印加し、ゲー
トには垂直レジスタ４の出力パルスを印加することがで
きる。
他には次のような実施例も考えられる。第８図は別の実
施例を示したものであり、第６図の１４の回路に、ブー
トストラップ容量８０を設けたものである。
施例を示したものであり、第６図の１４の回路に、ブー
トストラップ容量８０を設けたものである。
この容量８０の鰯らきは、垂直走査線に印加される電圧
をクロツク・パルスＤ，，Ｄ２と等しくすることができ
、また充電時定数を小さくすることにも効果がある。ま
た第７図において、垂直走査線ＢとＣではパルスの順序
がフィールドごとに異なるが、第９図に示したようにパ
ルスＤ，，Ｄ２の位相をフィールドごとに変える事によ
り、位相を同一にする事が出来る。
をクロツク・パルスＤ，，Ｄ２と等しくすることができ
、また充電時定数を小さくすることにも効果がある。ま
た第７図において、垂直走査線ＢとＣではパルスの順序
がフィールドごとに異なるが、第９図に示したようにパ
ルスＤ，，Ｄ２の位相をフィールドごとに変える事によ
り、位相を同一にする事が出来る。
なお、本発明は、第１図に示したＭＯＳ型団体撮像装置
の他にも、ＣＴＤ（電荷移送素子）を１部もしくは全体
に用いた固体撮像装置にも適用できることは明らかであ
る。
の他にも、ＣＴＤ（電荷移送素子）を１部もしくは全体
に用いた固体撮像装置にも適用できることは明らかであ
る。
第１図は従来の固体撮像装置の概略を示す略回路図、第
２図は従来のィンタレース回路を示す回路図、第３図は
インターレース走査方式における各パルスを示すパルス
タイミングチャート、第４図はフリッカ現象を説明する
ための固体撮像装置の部分回路図、第５図は第４図とと
もにフリッカ現象を説明するパルスタイミングチャート
、第６図は本発明の固体撮像装置の実施例に係わるィン
タレース機構を示す回路図、第７図は第６図における各
パルスを示すパルスタイミングチャート、第８図は本発
明の固体撮擬装層の他の実施例に係わるィンタレース機
構を示す回路図、第９図はパルスＤ，，Ｄ２の他の例を
示すパルスタイミングチャートである。 １…・・・ホトダイオード、２・・・・・・垂直スイッ
チ用ＭＯＳＦＥＴ、３・・・・・・水平スイッチ用ＭＯ
ＢＦＥＴ、４…・・・垂直走査回路、５・・…・水平走
査回路、６・…・・垂直走査線（Ｖ，，Ｖ２，………Ｖ
ｉ＋，，Ａ，Ｂ，Ｃ，０，Ｅ，Ｆ………）、７……垂直
信号出力線、８……水平走査線、９……水平信号出力線
、１０…・・・信号出力端子、１１…・・・出力負荷抵
抗、１２・・・・・・ビデオ電圧源、２２……フィール
ド功替用ＭＯＳＦＥＴ、６０・・…・ゲート用ＭＯＳＦ
ＥＴ、８０……ブートストラツプ容量、Ｆ，，Ｆ２……
フィールド切替パルス、Ｖ，，Ｖ２，Ｖ３，Ｖ４・・…
・垂直走査回路出力パルス、Ｄ，，Ｄ２・・・・・・ゲ
ート用ＭＯＳＦＥＴの駆動パルス。 東ー図 鰭２図 兼３図 繁子図 髪ゞ図 衆６図 粥つ図 衆８図 兼？図
２図は従来のィンタレース回路を示す回路図、第３図は
インターレース走査方式における各パルスを示すパルス
タイミングチャート、第４図はフリッカ現象を説明する
ための固体撮像装置の部分回路図、第５図は第４図とと
もにフリッカ現象を説明するパルスタイミングチャート
、第６図は本発明の固体撮像装置の実施例に係わるィン
タレース機構を示す回路図、第７図は第６図における各
パルスを示すパルスタイミングチャート、第８図は本発
明の固体撮擬装層の他の実施例に係わるィンタレース機
構を示す回路図、第９図はパルスＤ，，Ｄ２の他の例を
示すパルスタイミングチャートである。 １…・・・ホトダイオード、２・・・・・・垂直スイッ
チ用ＭＯＳＦＥＴ、３・・・・・・水平スイッチ用ＭＯ
ＢＦＥＴ、４…・・・垂直走査回路、５・・…・水平走
査回路、６・…・・垂直走査線（Ｖ，，Ｖ２，………Ｖ
ｉ＋，，Ａ，Ｂ，Ｃ，０，Ｅ，Ｆ………）、７……垂直
信号出力線、８……水平走査線、９……水平信号出力線
、１０…・・・信号出力端子、１１…・・・出力負荷抵
抗、１２・・・・・・ビデオ電圧源、２２……フィール
ド功替用ＭＯＳＦＥＴ、６０・・…・ゲート用ＭＯＳＦ
ＥＴ、８０……ブートストラツプ容量、Ｆ，，Ｆ２……
フィールド切替パルス、Ｖ，，Ｖ２，Ｖ３，Ｖ４・・…
・垂直走査回路出力パルス、Ｄ，，Ｄ２・・・・・・ゲ
ート用ＭＯＳＦＥＴの駆動パルス。 東ー図 鰭２図 兼３図 繁子図 髪ゞ図 衆６図 粥つ図 衆８図 兼？図
Claims (1)
- 【特許請求の範囲】 １ 同一半導体基体に二次元状に配列された複数個のホ
トダイオードと、該ホトダイオードの選択を行なう水平
スイツチ素子群、垂直スイツチ素子群と、水平スイツチ
素子および垂直スイツチ素子のそれぞれに走査パルスを
印加するための水平走査回路と垂直走査回路とを有し、
複数本の垂直走査線を選択して複数行の走査線の水平走
査を同時に行うインタレース走査機構を有する固体撮像
装置において、前記インタレース走査機構は、選択され
るべき複数本の垂直走査線のそれぞれに、水平帰線期間
にタイミングの異なる垂直走査パルスを印加する手段を
有してなることを特徴とする固体撮像装置。 ２ 上記インタレース走査機構は、各フイールド毎に選
択する垂直走査線の組み合わせを切替えるインタレース
回路と、該インタレース回路からの出力信号をゲート入
力とし、垂直走査回路の出力パルスと同期した互いに重
なり合わない複数相の駆動パルスによつて駆動される各
垂直走査線毎に設けられたゲート素子群からなるゲート
回路とを有してなることを特徴とする特許請求の範囲第
１項記載の固体撮像装置。 ３ 上記インタレース機構は、同時に２行の走査線の水
平走査を行い、上記インタレース回路は、上記垂直走査
回路を構成する単位回路の各段の出力に第１乃至第４の
スイツチ素子を接続し、該第１、第２のスイツチ素子の
組、および第３、第４のスイツチ素子の組みにそれぞれ
第１および第２のフイールド切換パルスを印加し、第１
フイールドでは第１および第２のスイツチ素子、第２フ
イールドでは第３および第４のスイツチ素子を、上記垂
直走査回路から時間順次に出力するパルスと上記フイー
ルド切換パルスを用いて動作させ、上記ゲート素子のゲ
ート入力用パルスを発生することを特徴とする特許請求
の範囲第２項記載の固体撮像装置。 ４ 上記第１乃至第４のスイツチ素子、ゲート素子、お
よび垂直スイツチ素子をＭＯＳ電界効果トランジスタで
構成したことを特徴とする特許請求の範囲第３項記載の
固体撮像装置。 ５ 上記第１乃至第４のスイツチ素子のそれぞれのソー
ス（ドレイン）を垂直走査回路を構成する単位回路のそ
れぞれ各段の出力に接続し、上記第１のスイツチ素子の
ドレイン（ソース）、第２、第３のスイツチ素子のドレ
イン（ソース）を、第４のスイツチ素子のドレイン（ソ
ース）を、上記単位回路の各段に対応するそれぞれ第１
行目、第２行目、第３行目の垂直スイツチ素子群のゲー
トに接続された垂直走査線の各ゲート素子のゲートに接
続し、上記第１乃至第４のスイツチ素子のゲートに前記
フイールド切換パルスを印加したことを特徴とする特許
請求の範囲第４項記載の固体撮像装置。 ６ 上記ゲート素子のドレイン（ソース）を駆動パルス
入力端子に接続し、ソース（ドレイン）を垂直走査線に
接続してなることを特徴とする特許請求の範囲第５項記
載の固体撮像装置。 ７ 上記ゲート素子のうち、奇数行の垂直走査線に接続
されたゲート素子のドレイン（ソース）は第１の駆動パ
ルス入力端子に接続され、偶数行の垂直走査線に接続さ
れたゲート素子のドレイン（ソース）は第２の駆動パル
ス入力端子に接続されてなり、前記第１、第２の駆動パ
ルスは互いに重なり合わないタイミングで入力すること
を特徴とする特許請求の範囲第６項記載の固体撮像装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54164060A JPS606146B2 (ja) | 1979-12-19 | 1979-12-19 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54164060A JPS606146B2 (ja) | 1979-12-19 | 1979-12-19 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5687985A JPS5687985A (en) | 1981-07-17 |
| JPS606146B2 true JPS606146B2 (ja) | 1985-02-15 |
Family
ID=15786013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54164060A Expired JPS606146B2 (ja) | 1979-12-19 | 1979-12-19 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606146B2 (ja) |
-
1979
- 1979-12-19 JP JP54164060A patent/JPS606146B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5687985A (en) | 1981-07-17 |
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