JPH01190179A - 雑音低減回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、雑音低減回路に関し、例えばＭＯ３型固体
撮像装置に用いられる音低減回路に利用して有効な技術
に関するものである。

〔従来の技術〕

ＭＯＳ型固体撮像素子におけるランダム雑音は、例えば
第４図の特性Ａ、Ｂのように周波数が高くなるほど雑音
成分が増加するという、いわゆる三角雑音と呼ばれる雑
音スペクトラムを示す。これは、主に信号の出力端子容
量が他の素子に比べて大きいことに起因している。

ＭＯＳ型固体撮像素子の雑音に関しては、例えば、ラジ
オ技術社昭和６１年１１月３日発行「ＣＣＤカメラ技術
Ｊ竹村裕夫著、頁３２がある。

〔発明が解決しようとする課題〕

ところで、高解像度の録画方式の録画装置においては、
映像信号の帯域が広がるため、ＭＯ３型固体撮像素子を
用いる場合、上記雑音が無視できなくなる。

この発明の目的は、簡単な構成でランダム雑音を効果的
に低減できる雑音低減回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

（課題を解決するための手段） 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、一定周期で供給される入力信号と、上記周期
以内の所定の時間遅延した遅延信号とを加算回路により
加算して出力信号を得る。

〔作　用〕 上記した手段によれば、入力信号と遅延信号とを加算す
ることによって、逆位相関係にある雑音成分を相殺ない
し低減できろ。

〔実施例〕

（実施例１） 第１図には、この発明に係る雑音低減回路を含む固体撮
像装置の要部一実施例のブロック図が示されている。

固体撮像素子ＭＩＤは、特に制限されないが、ＭＯ３型
撮像素子からなる。この固体撮像素子ＭＩＤの出力信号
は、プリアンプＰＡを通して、次の雑音低減回路に供給
される。プリアンプＰＡは、その具体的構成は図示しな
いけれども、帰還抵抗等を含む負帰還型アンプとされる
。なお、上記のようなＭＯ３型固体撮像素子ＭＩＩ）に
ついては後に詳細に説明する。

上記プリアンプＰＡにより形成される信号Ａは、一方に
おいて遅延回路ＤＬＹを介して加算回路ＡＤＤの一方の
入力に供給され、他方においてそのまま上記加算回路の
他方の入力に供給される。上記遅延回路ＤＬＹの遅延時
間は、プリアンプＰＡから一定周期で出力される信号Ａ
の１周期分以内であることを絶対条件とするおよそ半周
期に設定される。このような遅延回路ＤＬＹの具体的構
成は、図示しないけれども、例えばインダクタンスや抵
抗素子とを用いた遅延線により構成される。

この雑音低減回路においては、信号が一定周期で形成さ
れることに着目して、上記一定周期内の遅延信号であれ
ば、それと遅延信号とを加算しても信害が実質的に混合
してしまうことがない。第３図の動作波形図において、
信号Ａとその遅延信号Ｂに含まれるランダム雑音のうぢ
、上記遅延時間が半周期に相当する雑音が代表として例
示的に示されているように、その位相が逆転するため加
算出力Ｃにおいては、互いに逆相関係にある雑音成分は
相殺されて零になる。すなわち、上記雑音低減回路では
遅延時間をｔとすると、カットオフ周波数ｆｃが、ｆｃ
”１／２Ｌとなるｃｏｓ（：２サイン）特性を持つ信号
伝達特性を示す。例えば、上記遅延時間ｔを７０ｎｓに
設定すると、カー／　トオフ周波数ｆｃは７．２ＭＨｚ
となる。

したがって、雑音スペクトラムは、第４図に示すように
、上記ＡとＢが共に周波数が高くなるほど雑音成分が増
加するという、いわゆる三角雑音を持つにも係わらず、
加算出力Ｃは、ｃｏｓ曲線が乗じられるので上記カット
オフ周波数ｆ、で雑音が零になるｃｏｓ曲線に対応して
大幅に雑音成分を低減できる。例えば、上記のように遅
延時間ｔを７０ｎ３に設定すると、カットオフ周波数ｆ
、は７゜２ＭＨｚとなるため、このような広帯域までの
映像信号におけるランダム雑音を大幅に低減できるもの
となる。

なお、図示しないけれども、上記雑音低減回路を基本構
成としてそれを拡張するものであってもよい。すなわち
、上記遅延回路ＤＬＹを複数個設けて、それぞれの遅延
回路ＤＬＹの遅延時間、言い換えるならば、カットオフ
周波数を異ならせる構成にすれば、それぞれのカットオ
フ周波数に対応した周波数成分の雑音を低減できるから
、全体としての伝達特性は、複数のＣＯ３曲線に上記三
角雑音を乗じたものが得られる。この結果、出力信号Ｃ
における帯域全体としてはｙ゛均一ランダム雑音を低減
できるものとなる。あるいは、遅延回路と加算回路を単
位回路として、各単位回路のそれぞれの遅延回路の遅延
時間を上記のように°異ならせて、複数の単位回路を縦
列接続しても、上記のように信号帯域全体にわたってラ
ンダム雑音を低減させることができる。

（実施例２） 第２図には、この発明に係る雑音低減回路の他の一実施
例のブロック図が示されている。

上記第１図の実施例においては、信号の加算処理により
、第３図の出力信号Ｃのように、ＭＴＦ（Ｍｏｄｕｌａ
ｔｉｏｎ　Ｔｒａｎｓｆｅｒ　Ｆｕｎｃｔｉｏｎ）も低
下する。

ＭＴＦは、解像度の目安となるため、上記第１図の回路
では解像度の点で改良の余地がある。

そこで、この実施例では、第２図に示すように、加算回
路ＡＤＤの出力側に、積分回路ＩＧを設けて、出力信号
Ｖｏｕｔを形成する。すなわち、上記固体撮像素子から
の信号は、一定周期で出力されるから、積分用パルスＳ
Ｐにより上記信号ＡとＢが出力される期間、その加算出
力Ｃを積分するとともに、もとの一定周期で出力させる
ものである。

この構成においては、第３図に示すように、出力信号Ｖ
ｏｕｔが、上記加算動作による信号Ｃのように広がりの
無い信号にできるから、上記ＭＴＦの低下を防止するこ
とができる。言い換えるならば、高解像度を維持するこ
とができる。また、積分動作に伴い、信号ＣのＣＯ３特
性に５ＩＮＣ関数（ＳｉｎＸ／Ｘ）が乗じられるため、
出力信号Ｖｏｕｔの雑音スペクトラムは、第４図のよう
になる。ここで、出力信号Ｖｏｕｔの雑音スペクトラム
には、積分動作の際の折り返し雑音を含むものである。

このように積分回路を出力段に設ける構成は、前記のよ
うに遅延回路ＤＬＹを複数個設けて、それぞれの遅延回
路ＤＬＹの遅延時間、言い換えるならば、カットオフ周
波数を異ならせる構成にするもの、あるいは、遅延回路
と加算回路を単位回路として、各単位回路のそれぞれの
遅延回路の遅延時間を上記のように異ならせて、複数の
単位回路を縦列接続するものにも同種に適用できる。こ
のように複数個の加算出力が得られるときには、それに
応じて信号が平坦になりＭＴＦが大きく低下するので、
積分回路を設けることの意義が大きくなる。

第５図には、上記加算回路ＡＤＤと積分回路■Ｇの一実
施例の回路図が示されている。

加算回路ＡＤＤは、抵抗回路により構成される。

すなわち、加算用の入力抵抗ＲＯＩとＲＯ２を通して上
記遅延信号Ｂと信号Ａとがジャンクシラン型ＦＥＴ　（
以下、単にトランジスタと称する）Ｑｏｌのゲートに供
給される。このトランジスタＱＯ１は、積分回路ＩＣの
初段増幅トランジスタを兼ねている。このトランジスタ
ＱＯＩのドレインと電源電圧Ｖｃｃとの間には、負荷抵
抗Ｒ１が設けられる。上記トランジスタＱＯＩのソース
と回路の接地電位点との間には、バイアス電圧を形成す
るＰＮＰ型トランジスタＴ１と、キャパシタＣ０１とが
並列に設けられる。上記トランジスタＴ１のベースには
、電源電圧Ｖｃｃと回路の接地電位点との間に直列形態
にされた抵抗Ｒ２とＲ３により形成される分圧電圧が供
給される。これによって、上記トランジスタＱＯＩのソ
ースには、上記分圧電圧をトランジスタＴ１のベース、
エミッタ間電圧Ｖｌｌｔだけレベルシフトしたバイアス
電圧が与えられる。

上記トランジスタＱＯＩのドレインから得られる出力信
号は、ＰＮＰ型の増幅トランジスタＴ３のベースに供給
される。この増幅トランジスタＴ３のコレクタと回路の
接地電位点との間には、負荷抵抗Ｒ５が設けられる。ま
た、上記増幅トランジスタＴ３のエミッタと電源電圧Ｖ
ＣＣとの間には、エミッタ抵抗Ｒ４と上記同様にバイア
ス電圧を形成するＮＰＮ）ランジスタＴ２が直列に設け
られる。上記トランジスタＴ２のベースには、上記同様
な抵抗Ｒ６とＲ７から構成される分圧回路により形成さ
れる分圧電圧が供給される。これによって、トランジス
タＴ２は、上記分圧電圧をそのベース、エミッタ間電圧
■。たけレベルシフトした電圧を形成する。

上記増幅トランジスタＴ３のコレクタから得られる出力
信号は、ＮＰＮ型の増幅トランジスタＴ４のベースに供
給される。このトランジスタＴ４のエミッタと回路の接
地電位点との間には、エミッタ抵抗Ｒ８とＰＮＰトラン
ジスタＴ５及び分圧抵抗Ｒ９，ＲＩＯからなる上記類似
のバイアス回路が設けられる。

以上の各回路素子は積分回路の入力段回路（兼加算回路
）を構成し、上記増幅トランジスタＴ４はその出力トラ
ンジスタとされる。このトランジスタＴ４のコレクタは
、積分パルスＳＰによりスイッチ制御される伝送ゲート
ＭＯＳＦＥＴ　（絶縁ゲート型電界効果トランジスタ）
ＱＯ３を介して積分回路を構成するキャパシタＣＯ２の
一方の電極に接続される。上記キャパシタＣＯ２の他方
の電極は回路の接地電位点に結合される。

上記キャパシタＣＯ２の一方の電極は、プリチャージパ
ルス（出力パルス）ＰＣを受けるスイッチＭＯ３ＦＥＴ
ＱＯ２を介して信号電荷の読み出しとリセット（プリチ
ャージ）を行う抵抗Ｒ１１に接続される。この抵抗Ｒ１
１は他方の端子が電源電圧ＶＣＣに接続される。

上記抵抗Ｒ１１の電圧降下により形成される信号、言い
換えるならば、上記キャパシタＣＯ２の信号電荷の読み
出し信号は、ＮＰＮ型の増幅トランジスタＴ６のベース
に供給される。このトランジスタＴ６は、そのコレクタ
が電源電圧Ｖｃｃに結合され、そのエミッタに負荷抵抗
抵抗Ｒ１２が設けられることによってエミッタフォロワ
出力回路を構成し、上記積分出力としての出力信号Ｖｏ
ｕｔを形成する。

この実施例の積分回路では、上記信号ＡとＢとが出力さ
れる期間、積分パルスＳＰをハイレベルにしておいて、
スイッチＭＯ３ＦＥＴＱＯ３をオン状態にする。これに
より、キャパシタＣＯ２にプリチャージされた電荷は、
上記入力段増幅回路の出力信号に応じたディスチャージ
動作が行われる。言い換えるならば、入力段回路の出力
信号はキャパシタＣＯ２に蓄えられることによって積分
動作が行われる。このとき、例えば、交流的極性が正／
負対称なりロックノイズがあれば、その積分動作により
相殺できる。この後、積分パルスＳＰをロウレベルにし
て上記スイッチＭＯ３ＦＥＴＱＯ３をオフ状態にし、プ
リチャージパルスＰＣをハイレベルにしてスイッチＭＯ
３ＦＥＴＱＯ２をオン状態にすると、キャパシタＣＯ２
がらディスチャージされた電荷量は、上記加算信号Ｃ（
Ａ＋Ｂ）の積分に対応したものとされる。この構成では
、上記スイッチＭＯ３ＦＥＴＱＯ２のオン状態によりプ
リチャージ動作が行われて、信号積分量に相当する電荷
量（ノイズ積分量も含む）に相当する電荷量（直流成分
）とを補うような電流が抵抗Ｒ１１から流れ、積分信号
の出力動作と次の積分動作のためのプリチャージが行わ
れる。上記のような信号電流は、抵抗Ｒ１１により電圧
信号に変換されてエミッタフォロワ出力トランジスタに
より電流増幅され、出力信号Ｖｏｕｔとして出力される
。

上記スイッチＭＯ３ＦＥＴＱＯ３によりオン状態により
積分動作を制御する構成に代えて、非積分期間のときト
ランジスタＴ４のベースに強制的に回路の接地電位を与
えるようなスイッチングトランジスタ等を設ける構成と
してもよい。

上記のように積分回路として、２つのパルス（ＳＰ、Ｐ
Ｃ）を用いる構成では、積分期間と出力期間を任意に設
定できる９回路の簡素化を図るために積分パルスＳＰの
反転信号を形成して上記スイッチＭＯ３ＦＥＴＱＯ２の
ゲートに供給する構成としてもよい。

第６図には、この発明に係る雑音低減回路に好適な固体
撮像素子ＭＩＤの一実施例の回路図が示されている。

この実施例の固体撮像素子は、特に制限されないが、感
度可変機能を持つＴ　Ｓ　Ｌ　（Ｔｒａｎｓｖｅｒｓａ
ｌＳｉｇｎａｌ　Ｌｉｎｅ　）方式のものである。

同図の各回路素子は、公知の半導体集積回路の製造技術
によって、特に制限されないが、単結晶シリンコンのよ
うな１個の半導体基板上において形成される。同図の主
要なブロックは、実際の半４体集積回路装置における幾
何学的な配置に合わせて描かれている。

画素アレイＰＤは、４行、２列分が代表として例示的に
示されている。但し、図面が複雑化されてしまうのを防
ぐために、上記４行分のうち、２行分の画素セルに対し
てのみ回路記号が付加されている。１つの画素セルは、
フォトダイオードＤｌと垂直走査線ＶＬＩにそのゲート
が結合されたスイッチＭＯ３ＦＥＴＱＩと、水平走査線
ＨＬＩにそのゲートが結合されたスイッチＭＯ３ＦＥＴ
Ｑ２の直列回路から構成される。上記フォトダイオード
ＤＩ及びスイッチＭＯ３ＦＥＴＱＩ、Ｑ２からなる画素
セルと同じ行く水平方向）に配置される他の同様な画素
セル（Ｄ２．Ｑ３．Ｑ４）等の出力ノードは、同図にお
いて横方向に延長される水平信号線Ｈ３Ｉに結合される
。他の行についても上記同様な画素セルが同様に結合さ
れる。

例示的に示されている水平走査線）ＩＬＩは、同図にお
いて縦方向に延長され、同じ列に配置される画素セルの
スイッチＭＯ３ＦＥＴＱ２．Ｑ６等のゲートに共通に結
合される。他の列に配置される画素セルも上記同様に対
応する水平走査線ＨＬ２等に結合される。

この実施例では、特に制限されないが、固体撮像装置に
対して実質的な電子式の自動絞り機能を付加するため、
言い換えるならば、フォトダイオードに対する実質的な
蓄積時間を可変にするため、上記画素アレイを構成する
水平信号線Ｈ５ＩないしＨＳ　４等の両端に、それぞれ
スイッチＭＯ３ＦＥＴＱ８、Ｑ９及びＱ２６、Ｑ２８が
設けられる。

右端側に配置される一ヒ記スイッチＭＯ３ＦＥＴＱ８、
Ｑ９は、上記水平信号線）（Ｓｌ、）ＩＳ２をそれぞれ
縦方向に延長される出力線■Ｓに結合させる。この出力
線■Ｓは、端子Ｓに結合され、この端子Ｓを介して外部
に設けられるプリアンプの入力に読み出し信号が伝えら
れる。また、左端側に配置される上記スイッチＭＯＳＦ
ＥＴＱ２６、Ｑ２８は、上記水平信号線Ｈ３Ｉ、Ｈ３２
をそれぞれ縦方向に延長されるダミー（リセット）出力
線ＤＶＳに結合させる。この出力線ＤＶＳは、特に制限
されないが、端子ＲＶに結合される。これによって必要
なら上記ダミー出力線ＤＶＳの信号を外部端子ＲＶから
送出できるようにしている。

上記各行の水平信号線Ｈ３Ｉないし）ＩＳ４には、端子
ＲＰから水平帰線期間において供給されるリセット信号
によってオン状態にされるスイッチＭＯ３ＦＥＴＱ２７
、Ｑ２９等が設けられる。これらのＭＯ３ＦＥＴＱ２７
、Ｑ２９等のオン状態によって、外部端子ＲＶから上記
ダミー出力線ＤＶＳを介して一定のバイアス電圧（図示
せず）が各水平信号線ＨＳＩないしＨ３４に与えられる
。上記のようなリセット用ＭＯ３ＦＥＴＱ２７、Ｑ２９
等が設けられる理由は、次の通りである。上記水平信号
ｍＨ，ｓ１ないしＨ３４に結合されるスイッチＭＯＳ　
Ｆ　ＥＴのドレイン等の半導体領域も感光性を持つこと
があり、このような寄生フォトダイオードにより形成さ
れる偽信号（スメア、ブルーミング）が、非選択時にフ
ローティング状態にされる水平信号線に蓄積される。そ
こでこの実施例では、上述のように水平帰線期間を利用
して、全ての水平信号線Ｈ３ＩないしＨ３４を上記所定
のバイアス電圧にリセットするものである。これにより
、選択される水平信号線に関しては、常に上記偽信号を
リセットした状態からｉｉ！！ｆｔ信号を取り出すもの
であるため、出力される画像信号に含まれる偽信号を大
幅に低減できる。

上記水平走査線ＨＬＩないし）ｆＬ２等には、水平シフ
トレジスタＨ３Ｒにより形成された水平走査信号が供給
される。

上記画素アレイＰＤにおける垂直選択動作（水平走査動
作）を行う走査回路は、次の各回路により構成される。

この実施例では、上記画素アレイＰＤの水平信号線Ｈ３
ＩないしＨ３４等の両端に、一対のスイ。

ソチＭＯ３ＦＥＴＱ８、Ｑ９等及びスイッチＭＯ３ＦＥ
ＴＱ２６、Ｑ２８等が設けられることに対応して一対の
走査回路が設けられる。

産業用途にも適用可能とするため、インタレースモード
の他に選択的な２行間時走査、ノンインタレースモード
での走査機能が付加されている。

画素アレイＰＤの右側には、次のような走査回路が設け
られる。垂直シフトレジスタＶＳＲは、読み出し用に用
いられる出力信号ＳＶＩ、ＳＶ２等を形成する。これら
の出力信号ＳＶ１．ＳＶ２等は、インクレースゲート回
路ＩＴＧ及び駆動回路ＶＤを介して上記垂直走査線ＶＬ
ＩないしＶＬ４及びスイッチＭＯ３ＦＥＴＱ８．Ｑ９等
のゲートに供給される。

上記インクレースゲート回路ＩＴＧは、インタレースモ
ードでの垂直選択動作（水平走査動作）を行うため、第
１　（奇数）フィールドでは、垂直走査線ＶＬＩないし
ＶＬ４には、隣接する垂直走査線ＶＬＩ、ＶＬ２とＶＬ
３の組み合わせで同時選択される。すなわち、奇数フィ
ールド信号ＦＡによって制御されるスイッチＭＯ３ＦＥ
ＴＱＩ　８により、垂直シフトレジスタＶＳＲの出力信
号Ｓ■１は、水平信号線Ｈ８１を選択する垂直走査線Ｖ
ＬＩに出力される。同様に、信号ＦＡによって制御され
るスイッチＭＯ３ＦＥＴＱ２０とＱ２２によって、垂直
シフトレジスタＶＳＲの出力信号ＳＶ２は、水平信号線
Ｈ３２とＨ３３を同時選択するよう垂直走査線ＶＬ２と
ＶＬ３に出力される。

以下同様な順序の組み合わせからなる一対の水平信号線
の選択信号が形成される。

第２（偶数）フィールドでは、垂直走査線ＶＬ１ないし
ＶＬ４には、隣接する垂直走査線ｖＬ１とＶＬ２及びＶ
Ｌ３とＶＬ４の組み合わせで同時選択される。すなわち
、偶数フィールド信号ＦＢによって制御されるスイッチ
ＭＯ３ＦＥＴＱ１９とＱ２１により、垂直シフトレジス
タＶＳＲの出力信号Ｓｖ１は、水平信号線Ｈ３ＩとＨ３
２を選択する垂直走査線■Ｌ１とＶＬ２に出力される。

同様に、信号ＦＢによって制御されるスイッチＭＯ３Ｆ
ＥＴＱ２３とＱ２５によって、垂直シフトレジスタＶＳ
Ｒの出力信号ＳＶ２は、水平信号線Ｈ３３とＨ３４を同
時選択するよう垂直走査線■Ｌ３とＶＬ４に出力される
。以下同様な順序の組み合わせからなる一対の水平信号
線の選択信号が形成される。

上記のようなインタレースゲート回路ＩＴＧと、次の駆
動回路ＤＶとによって、以下に説明するような複数種類
の水平走査動作が実現される。

上記１つの垂直走査線Ｖ−ＬＬに対応されたインタレー
スゲート回路ＩＴＧからの出力信号は、スイッチＭＯＳ
ＦＥＴＱＩ　４とＱ１５のゲートに供給される。これら
のスイッチＭＯ３ＦＥＴＱＩ　４とＱ１５の共通化され
たドレイン電極は、端子■３に結合される。上記スイッ
チＭＯ５ＦＥＴＱＩ４は、端子Ｖ“３から供給される信
号を上記垂直走査線ＶＬＩに供給する。また、スイッチ
ＭＯ３ＦＥＴＱ１５は、上記端子ｖ３から供給される信
号を水平信号線Ｈ３Ｉを出力ｉｖｓに結合させるスイッ
チＭＯＳ　Ｆ　ＥＴＱ　８のゲートに供給される。

また、出力信号のハイレベルがスイッチＭＯ３ＦＥＴＱ
１４、Ｑ１５によるしきい値電圧分だけ低下してしまう
のを防止するため、特に制限されないが、ＭＯ３ＦＥＴ
ＱＩ　４のゲートと、ＭＯ３ＦＥＴＱ１５の出力側（ソ
ース側）との間にキャパシタＣ１が設けられる。これに
よって、インタレースゲート回路ＩＴＧからの出力信号
がハイレベルにされるとき、端子■３の電位をロウレベ
ルにしておいてキャパシタＣ１にプリチャージを行う。

この後、端子■３の電位をハイレベルにすると、キャパ
シタＣ１によるブートストラップ作用によって上記ＭＯ
３ＦＥＴＱＩ　４及びＱ１５のゲート電圧を昇圧させる
ことができる。

上記垂直走査線ＶＬＩに隣接する垂直走査線■Ｌ２に対
応されたインクレースゲート回路ＩＴＧからの出力信号
は、スイッチＭＯ３ＦＥＴＱＩ　６とＱ１７のゲートに
供給される。これらのスイッチＭＯ３ＦＥＴＱＩ　６と
Ｑ１７の共通化されたドレイン電極は、端子■４に結合
される。上記スインｆＭＯＳ　Ｆ　Ｅ　ＴＱ　１６は、
端子ｖ４から供給される信号を上記垂直走査線ＶＬ２に
供給する。スイッチＭＯ３ＦＥＴＱ１７は、上記端子ｖ
４から供給される信号を水平信号線Ｈ３２を出力線■Ｓ
に結合させるスイッチＭＯ３ＦＥＴＱ９のゲートに供給
される。出力信号のハイレベルがスイッチＭＯ３ＦＥＴ
ＱＩ　６、Ｑ１７によるしきい値電圧分だけ低下してし
まうのを防止するため、ＭＯ３ＦＥＴＱ１６のゲートと
ＭＯ３ＦＥＴＱＩ　７の出力側（ソース側）との間にキ
ャパシタＣ２が設けられる。これによって、上記同様な
タイミングで端子ｖ４の電位を変化させることによりキ
ャパシタＣ２によるブートストラップ作用によって上記
ＭＯ３ＦＥＴＱＩ　６及びＱ１６のゲート電圧を昇圧さ
せることができる。

上記端子ｖ３は、奇数番目の垂直走査ｖＡ（水平信号線
）に対応した駆動用のスイッチＭＯ３ＦＥＴに対して共
通に設けられ、端子■４は偶数番目の垂直走査線（水平
信号線）に対して共通に設けられる。

以上のことから理解されるように、端子■３とｖ４に択
一的にタイミング信号を供給すること及び上記インクレ
ースゲート回路ＩＴＧによる２行同時選択動作との組み
合わせによって、インクレースモードによる読み出し動
作が可能になる。例えば、端子ＦＡがハイレベルにされ
る奇数フィールドのとき、端子ｖ４をロウレベルにして
おいて、端子ｖ３に上記垂直シフトレジスタＶＳＲの動
作と同期したタイミング信号を供給することによって、
垂直走査線（水平信号線）をＶＬＩ　　（Ｈ３１）　、
ＶＬ３　（Ｈ２Ｓ）の順に選択することができる。また
、端子ＦＢがハイレベルにされる偶数フィールドのとき
、端子■３をロウレベルにしておいて、端子ｖ４に上記
垂直シフトレジスタｖＳＲの動作と同期したタイミング
信号を供給することによって、垂直走査線（水平信号線
）をＶＬ２（Ｈ３２）　、ＶＬ４　（Ｈ３４）の順に選
択することができる。

一方、上記端子■３とｖ４を同時に上記同様にハイレベ
ルにすれば、上記インタレースゲート回路ＩＴＧからの
出力信号に応じて、２行同時走査を行うことができる。

この場合、上記のように２つのフィールド信号ＦＡとＦ
Ｂによる２つの画面毎に出力される２つの行の組み合わ
せが１行分上下にシフトされることにより、空間的重心
の上下シフト、言い換えるならば、等測的なインクレー
スモードが実現される。

さらに、例えば端子ＦＢのみをハイレベルにして、１つ
の垂直走査タイミングで水平シフトレジスタＨ３Ｒを２
回動作させて、それに同期して端子Ｖ３とｖ４をハイレ
ベルにさせることによって、ＶＬＩ、ＶＬ２．ＶＬ３．
ＶＬ４の順のようにノンインタレースモードでの選択動
作を実現できる。

この場合、より高画質とするために、水平シフトレジス
タＨＳＲ及び垂直シフトレジスタＶＳＲに供給されるク
ロックが２倍の周波数にされることが望ましい。すなわ
ち、端子Ｈ１とＨ２及び端子■１と■２から水平シフト
レジスタＨ３Ｒ”及び垂直シフトレジスタＶＳＲに供給
されるクロック信号の周波数を２倍の高い周波数にする
ことによって、１秒間に６０枚の画像をノンインタレー
ス方式により読み出すことができる。なお、端子ＨＩＮ
及びＶＩＮは、上記シフトレジスタＨ３Ｒ，ＶＳＲによ
ってそれぞれシフトされる入力信号を供給する端子であ
り、入力信号が供給された時点からシフト動作が開始さ
れる。このため、上記インクレースゲート回路ＩＴＧ及
び入力端子Ｖ３．Ｖ４に供給される入力信号の組み合わ
せによって、上記２行同時読み出し、インクレース走査
、ノンインタレース走査等を行う場合には、出力信号の
垂直方向の上下関係が逆転せぬよう、上記シフトレジス
タＶＳＲの入力信号の供給の際に、タイミング的な配慮
が必要である。

上記各垂直走査線ＶＬＩ及びそれに対応したスイッチＭ
Ｏ３ＦＥＴＱ８のゲートと回路の接地電位点との間には
、リセット用ＭＯ３ＦＥＴＱＩＯとＱｌｌが設けられる
。これらのリセット用ＭＯ３ＦＥＴＱＩＯとＱｌｌは、
他の垂直走査線及びスイッチＭＯＳ　Ｆ　ＥＴに対応し
て設けられるリセット用ＭＯ５ＦＥＴと共通に端子ｖ２
から供給されるクロック信号を受けて、上記選択状態の
垂直走査線及びスイッチＭＯ３ＦＥＴのゲート電位を高
速にロウレベルに引き抜くものである。　この実施例で
は、前述のように感度可変機能を付加するために、感度
制御用の垂直シフトレジスタ■ＳＲＥ、インタレースゲ
ート回路ＩＴＧＥ及び駆動回路ＤＶＥが設けられる。こ
れらの感度制御用の各回路は、特に制限されないが、上
記画素アレイＰＤに対して、左側に配置される。これら
の垂直シフトレジスタＶＳＲＥ、インタレースゲート回
路ＩＴＧ及び駆動回路ＤＶＥは、上記読み出し用の垂直
シフトレジスタＶＳＲ，インタレースゲ−ト回路ＩＴＧ
及び駆動回路ＤＶと同様な回路により構成される。端子
ＶＩＢないしＶ４Ｅ及びＶＴＮＥ並びにＦＡＥ、ＡＢＥ
からそれぞれ上記同様なタイミング信号が供給される。

この場合、上記読み出し用の垂直シフトレジスタＶＳＲ
と上記感度可変用の垂直シフトレジスタＶＳＲＥとを同
期したタイミングでのシフト動作を行わせるため、端子
ＶＩＥとｖｌ及びＶ２Ｅと■２には、同じクロック信号
が供給される。したがって、上記端子ＶＩＥとｖｌ及び
Ｖ２Ｅとｖ２とは、内部回路により共通化するものであ
ってもよい。上記のように独自の端子ＶＩＥ及びＶ２Ｅ
を設けた理由は、この固体撮像装置を手動絞りや従来の
機械的絞り機能を持つテレビジョンカメラに適用可能に
するためのものである。このように感度可変動作を行わ
ない場合、上記端子ＶＩＥ及びＶ２Ｅを回路の接地電位
のようなロウレベルにすること等によって、上記垂直シ
フトレジスタＶＳＲＥの無駄な消費電力の発生をおされ
るよう配慮されている。

次に、この実施例の固体撮像装置における感度制御動作
を説明する。

説明を簡単にするために、上記ノンインタレースモード
による垂直走査動作を例にして、以下説明する。例えば
、感度制御用の垂直シフトレジスタＶＳＲＥ、インクレ
ースゲート回路ＩＴＧＥ及び駆動回路ＤＶＥによって、
読み出し用の垂直シフトレジスタＶＳＲ，インクレース
ゲート回路■ＴＧ及び駆動回路ＤＶによる第１行目（垂
直走査線ｖＬ１、水平信号線Ｈ３Ｉ）の読み出しに並行
して、第４行目（垂直走査線ＶＬ４、水平信号線Ｈ３４
）の選択動作を行わせる。これによって、水平シフトレ
ジスタＨ３Ｒにより形成される水平走査線ＨＬＩ、ＨＬ
２等の選択動作に同期して、出力信号線■Ｓには第１行
目におけるフォトダイオードＤ１、Ｄ２等に蓄積された
光信号が時系列的に読み出される。この読み出し動作は
、端子Ｓから負荷抵抗を介した上記光信号に対応した電
流の供給によって行われ、読み出し動作と同時にプリチ
ャージ（リセット）動作が行われる。同様な動作が、第
４行目におけるフォトダイオードにおいても行われる。

この場合、上記のような感度可変用の走査回路（ＶＳＲ
Ｅ、ＩＴＧＥ、ＤＶＥ）によって、第４行目の読み出し
動作は、ダミー出力！ＤＶＳに対して行われる。感度制
御動作のみを行う場合、端子ＲＶには端子Ｓと同じバイ
アス電圧が与えられている。これによって、第４行目の
各画素セルに既に蓄積された光信号の掃き出し、言い換
えるならば、リセット動作が行われる。

したがって、上記垂直走査動作によって、読み出し用の
垂直シフトレジスタＶＳＲ，インクレースゲート回路Ｉ
ＴＧ及び駆動回路ＤＶによる第４行目（垂直走査線ＶＬ
４、水平信号線Ｈ３４）の読み出し動作は、上記第１行
ないし第３行の読み出し動作の後に行われるから、第４
行目に配置される画素セルのフォトダイオードの蓄積時
間は、３行分の画素セルの読み出し時間となる。

上記に代えて、感度制御用の垂直シフトレジスタＶＳＲ
Ｅ、インタレースゲート回路ＩＴＧＥ及び駆動回路ＤＶ
Ｅによって、読み出し用の垂直シフトレジスタＶＳＲ，
インタレースゲート回路■ＴＧ及び駆動回路ＤＶによる
第１行目（垂直走査線■Ｌ１、水平信号線Ｈ３１）の読
み出しに並行して、第２行目（垂直走査線ＶＬ２、水平
信号線Ｈ３２）の選択動作を行わせる。これによって、
水平シフトレジスタＨ３Ｒにより形成される水平走査線
ＨＬＩ、ＨＬ２等の選択動作に同期して、出力信号線ｖ
Ｓには第１行目におけるフォトダイオードＤ１、Ｄ２等
に蓄積された光信号が時系列的に読み出される。この読
み出し動作は、端子Ｓから負荷抵抗を介した上記光信号
に対応した電流の供給によって行われ、読み出し動作と
同時にプリチャージ（リセット）動作が行われる。同様
な動作が、第２行目におけるフォトダイオードＤ３、Ｄ
４等においても行われる。これによって、上記第１行目
の読み出し動作と並行して第２行目の各画素セルに既に
蓄積された光信号の掃き出し動作が行われる。したがっ
て、上記垂直走査動作によって、読み出し用の垂直シフ
トレジスタＶＳＲ。

インタレースゲート回路ＩＴＧ及び駆動回路ＤＶによる
第２行目（垂直走査％１ＶＬ２、水平信号線Ｈ３２）の
読み出し動作は、上記第１行の読み出し動作の後に行わ
れるから、第２行目に配置される画素セルのフォトダイ
オードの蓄積時間は、１行分の画素セルの読み出し時間
となる。これによって、上記の場合に比べて、フォトダ
イオードの実質的な蓄積時間を１／３に減少させること
、言い換えるならば、感度を１／３に低くできる。

上述のように、感度制御用の走査回路によって行われる
先行する垂直走査動作によってその行の画素セルがリセ
ットされるから、そのリセット動作から上記読み出し用
の走査回路による実際な読み出しが行われるまでの時間
が、フォトダイオードに対する蓄積時間とされる。した
がって、５２５行からなる画素アレイにあっては、上記
両垂直走査回路による異なるアドレス指定と共通の水平
走査回路による画素セルの選択動作によって、１行分の
読み出し時間を単位（最小）として最大５２５までの多
段階にわたる蓄積時間、言い換えるならば、５２５段階
にわたる感度の設定を行うことができる。ただし、受光
面照度の変化が、上記１画面を構成する走査時間に対し
て無視でき、実質的に一定の光がフォトダイオードに入
射しているものとする。なお、最大感度（５２５）は、
上記感度制御用の走査回路は非動作状態のときに得られ
る。

上記水平走査線ＨＬ１．ＨＬ２等に対して、ダイオード
接続されたＭＯ３ＦＥＴＱ３０．３１等を介して外部端
子ｓｐから強制的に全水平走査線を選択状態にさせる機
能が付加される。上記端子ＳＰをハイレベルにすると、
水平シフトレジスタＨ３Ｒの動作に無関係に、ダイオー
ド形態のＭＯ３ＦＥＴＱ３０、Ｑ３１等が全てオン状態
になって全水平走査線）（Ｌｌ、ＨＬ２等にハイレベル
を供給して選択状態にさせることができる。上記ダイオ
ード形態のＭＯ３ＦＥＴＱ３０．Ｑ３１等のような一方
向性素子を介して上記選択レベルを供給するものである
ため、上記端子ＳＰをロウレベルにすれば、上記ＭＯ３
ＦＥＴＱ３０．Ｑ３１等はオフ状態を維持する。これに
よって、上記のような強制的な同時選択回路を設けても
、水平シフトレジスタＨ５Ｒのシフト動作に従った水平
走査線ＨＬ１．ＨＬ２等が時系列的に選択レベルにされ
る動作の妨げになることはない。

なお、水平シフトレジスタＨ３Ｒが、ダイナミック型回
路により構成される等によって、上記のような強制的な
水平走査線ＨＬＩ、ＨＬ２等の選択レベルによってその
シフト動作に悪影響が生じるなら、上記選択レベルが水
平シフトレジスタＨ３Ｒの内部に伝わらないようなスイ
ッチ回路等が付加される。

上記水平走査線ＨＬ１．ＨＬ２等の同時選択動作を後述
するような水平帰線期間により行われるとともに、上記
先行する垂直走査を開始させる。

これにより、上記リセットさせるべき行の全画素の信号
を予め強制的にリセットさせることができる。したがっ
て、上記水平シフトレジスタＨ３Ｒによる水平走査線の
選択動作に伴い画素信号の読み出しにおいて、先行する
行からは実質的に画素信号が出力されない。これによっ
て、上記基板等を介した容量結合が存在しても読み出し
信号にはゴーストのようなノイズが現れなくできる。

このようなＭＯ３型固体撮像素子では、上記のように信
号の読み出し系における寄生容量が比較的大きくされる
結果、前記のようなランダム雑音（三角雑音）を持つ、
それ故、この発明に係る雑音低減回路を用いることによ
って、高品質の画像信号を得ることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）一定周期で供給される入力信号と、上記周期以内
の所定の時間遅延した遅延信号とを加算回路により加算
するという簡単な構成により、逆位相関係にある雑音成
分を相殺ないし低減できるという効果が得られる。

（２）上記遅延時間が異なる複数の遅延信号を加算する
ことにより、より広帯域にわたるランダム雑音を低減で
きるという効果が得られる。

（３）上記加算回路の出力部に積分回路を設けることに
より、単なる加算出力のように広がりの無い信号にでき
るから、雑音除去とともにＭＴＦの低下を防止すること
ができるという効果が得られる。

（４）上記雑音低減回路をＭＯ３型固体撮像素子を用い
た撮像装置に通用することにより、信号の周波数が高く
なるに従って増加するランダム雑音を大幅に低減できる
から、高品質の映＠信号を得ることができるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、加算回路は、
前記のような抵抗加算回路を用いるものの他、演算増幅
回路を利用したアナログ加算回路等何であってもよい。

また、積分回路の具体的構成も、タイミングパルスによ
りその積分時間が設定可能なものであれば何であっても
よい。

この発明に係る雑音低減回路が用いられるＭＯ３型固体
撮像素子の構成は、前記感度可変機能を省略してもよい
。ＣＣＤ型固体撮像素子等のようにランダム雑音スペク
トラムがはり平坦なものであっても、この発明係る雑音
低減回路を用いることにより、Ｓ／Ｎ比の改善を図るこ
とができる。

固体撮像素子としては上記のようなエリアセンサの他ラ
インセンサであってもよい。

この発明は、ＭＯＳ型やＣＣＤ型に代表されるような各
種固体撮像素子のように一定周期で出力される信号に対
するランダム雑音低減回路として広く利用できる。

〔発明の効果〕

本朝において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、一定周期で供給される入力信号と、上記周
期以内の所定の時間遅延した遅延信号とを加算回路によ
り加算するという簡単な構成により、逆位相関係にある
ランダム雑音成分を相殺ないし低減できる。また、加算
回路の出力部に積分回路を設けることにより、雑音除去
とともに加算によるＭＴＦの低下を防止することができ
る。

【図面の簡単な説明】

第１図は、この発明に係る雑音低減回路を含む撮像装置
一実施例を示す要部ブロック図、第２図は、この発明に
係る雑音低減回路を含む撮像装置の他の一実施例を示す
要部ブロック図、第３図は、その動作の一例を説明する
ための波形図、 第４図は、この発明を説明をするための雑音スペクトラ
ム特性図、 第５図は、上記雑音低減回路に用いられる加算回路と積
分回路の一実施例を示す具体的回路図、第６図は、上記
雑音低減回路が用いられる固体撮像素子の一実施例を示
す回路図である。 ＭＩＤ・・固体撮像素子、ＰＡ・・プリアンプ、ＤＬＹ
・・遅延回路、ＡＤＤ・・加算回路、ＩＣ・・積分回路
、 ＰＤ・・画素アレイ、ＶＳＲ・・読み出し用垂直シフト
レジスタ、ＩＴＧ・・読み出し用インタレースゲート回
路、ＤＶ・・読み出し用駆動回路、ＶＳＲＥ・・感度設
定用垂直シフトレジスタ、ＩＴＧＥ・・感度設定用イン
タレースゲート回路、ＤＶＥ・・感度設定用駆動回路、
）ＩＳＲ・・水平シフトレジスタ、

Claims (1)

1. 【特許請求の範囲】 １、一定周期で供給される入力信号を受けて上記周期以
   内の所定の時間遅延した遅延信号を形成する遅延回路と
   、上記入力信号と遅延信号とを加算する加算回路とを含
   み上記加算回路から出力信号を得ることを特徴とする雑
   音低減回路。 ２、上記遅延回路と加算回路とを単位回路として、複数
   個の単位回路が縦列形態に接続されてなることを特徴と
   する特許請求の範囲第１項記載の雑音低減回路。 ３、最終段の加算回路の出力には、積分回路が設けられ
   、上記入力信号と遅延信号との加算出力が出力される期
   間それを積分して出力信号を形成するものであることを
   特徴とする特許請求の範囲第１又は第２項記載の雑音低
   減回路。 ４、上記入力信号は、固体撮像素子により形成されるも
   のであることを特徴とする特許請求の範囲第１、第２又
   は第３項記載の雑音低減回路。 ５、上記面体撮像素子は、ＭＯＳ型固体撮像素子である
   ことを特徴とする特許請求の範囲第４項記載の雑音低減
   回路。