JPS6061987A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6061987A JPS6061987A JP58170682A JP17068283A JPS6061987A JP S6061987 A JPS6061987 A JP S6061987A JP 58170682 A JP58170682 A JP 58170682A JP 17068283 A JP17068283 A JP 17068283A JP S6061987 A JPS6061987 A JP S6061987A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- data
- channel transistor
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は内部同期回路方式スタティックＲＡＭにおけ
る出力バッファ回路に関するものである。
る出力バッファ回路に関するものである。
従来この種の回路として第１図〜第８図に示すものがあ
った。第１図はセンス回路出力をインバータ回路２段通
しＮＡＮＤゲニト及びＮＯＲゲートに入力する。ＮＡＮ
Ｄゲート出力を最終段Ｐ−チャネルトランジスタのゲー
トにＮＯＲゲートの出力を最終段Ｎ−チャネルゲートに
接続する構成である。
った。第１図はセンス回路出力をインバータ回路２段通
しＮＡＮＤゲニト及びＮＯＲゲートに入力する。ＮＡＮ
Ｄゲート出力を最終段Ｐ−チャネルトランジスタのゲー
トにＮＯＲゲートの出力を最終段Ｎ−チャネルゲートに
接続する構成である。
Ｃ８はチップの選択を決めるチップセレクト信号をＯＥ
は出力をフローティングにさせるための出力イネーブル
信号である。第２図はフリップフロップ構成となるＮ−
チャネルトランジスタに並列にＮ−チャネルトランジス
タを設けそのゲートにデータｎ、ｉ５を入力する。フリ
ップフロップ出力とＶｃｃ・ＧＮＤとの間にＰＣ（プリ
チャージ）信号によるコントロールケートを設は一方の
出力は最終段のＰ−チャネルトランジスタのゲートに直
接、他方ノ出力はインバータ回路を通して最終段のＮ−
チャネルトランジスタのゲートに接続する回路構成であ
る。
は出力をフローティングにさせるための出力イネーブル
信号である。第２図はフリップフロップ構成となるＮ−
チャネルトランジスタに並列にＮ−チャネルトランジス
タを設けそのゲートにデータｎ、ｉ５を入力する。フリ
ップフロップ出力とＶｃｃ・ＧＮＤとの間にＰＣ（プリ
チャージ）信号によるコントロールケートを設は一方の
出力は最終段のＰ−チャネルトランジスタのゲートに直
接、他方ノ出力はインバータ回路を通して最終段のＮ−
チャネルトランジスタのゲートに接続する回路構成であ
る。
第８図はフリップフロップデータ出力をＮＯＲ又はＮＡ
ＮＤゲートに入力し、インバータ回路を通して一方を最
終段のＰ−チャネルトランジスタに他方をＮ−チャネル
トらンジスタに入力する回路構成である。
ＮＤゲートに入力し、インバータ回路を通して一方を最
終段のＰ−チャネルトランジスタに他方をＮ−チャネル
トらンジスタに入力する回路構成である。
従来技術の動作説明の前に内部同期回路方式に９いて簡
単に述べる。
単に述べる。
ＣＭＯＳスタティックＲＡＭは回路構成上第４図に示す
ようにメモリセルとセンス回路部でどうしても直流電流
が存在しこのため従来の回路方式では低消費電力化が難
しかった。ところがアドレスの変化を検知し同期信号（
クロック）を内部的に発生させダイナミック的に動作す
ることにより低消費電力化が可能となる。
ようにメモリセルとセンス回路部でどうしても直流電流
が存在しこのため従来の回路方式では低消費電力化が難
しかった。ところがアドレスの変化を検知し同期信号（
クロック）を内部的に発生させダイナミック的に動作す
ることにより低消費電力化が可能となる。
すなわち第５図に示すようにビット線のプルアップトラ
ンジスタＴＰｕｌｌは常時プルアップしておくのでなく
サイクルタイムの一期間のみ充電する。
ンジスタＴＰｕｌｌは常時プルアップしておくのでなく
サイクルタイムの一期間のみ充電する。
またセンス回路も動作する必要がある時間のみ働かす方
法がある。ここでＰＣはプリチャージの意味であり前述
したクロックに相当する。第６図「ζタイミング図を示
す。
法がある。ここでＰＣはプリチャージの意味であり前述
したクロックに相当する。第６図「ζタイミング図を示
す。
さてこのようなエツジセンス回路方式では、アドレス信
号にノイズ等に対しても反応することを考慮する必要が
ある。すなわち、アドレス信号にノイズが載っても出力
波形にその影響が出ない方が望ましい。なぜなら出力波
形がノイズにより変動することは不安定になることであ
り、そのタイミングでデータの伝送が行なわれるとシス
テムの誤動作にもつながるためである。
号にノイズ等に対しても反応することを考慮する必要が
ある。すなわち、アドレス信号にノイズが載っても出力
波形にその影響が出ない方が望ましい。なぜなら出力波
形がノイズにより変動することは不安定になることであ
り、そのタイミングでデータの伝送が行なわれるとシス
テムの誤動作にもつながるためである。
さて従来回路の動作について説明する。ニジセンス回路
方式ではクロックが発生するとプリチャージ状態となり
データＤ、ｂは共にＳＨルベルとなる。この時の出力の
状態を考える。まず第１図の回路では、 Ｃ８−’Ｈ’
でありセンス回路出力は′Ｌ＃となる。そして最終段Ｐ
−チャネルトランジスタ入力は’Ｈ’ Ｎ−チャネルト
ランジスタ入力は１Ｈ′となる。すなわち出力に１Ｌ＃
レベルが現われる。第２図の回路の場合ＰＣ−Ｌである
ためフリップフロップ出力は′ＩＨ＃レベルとなる。最
終段Ｐ−チャネルトランジスタのゲートはＩＨ′であり
Ｎ−チャネルトランジスタのゲートは１Ｌ′である。従
って両方のトランジスタが５オフ′状態であり出力はフ
ローティング状態となる。第８図の回路の場合フリップ
フロップの出力はゞＬ＃レベルであり最終段Ｐ−チャネ
ルトランジスタの入力は’Ｌ’ Ｎチャネルトランジス
タ入力も％Ｌ＃である。従って出力にはＨレベルが現わ
れる。
方式ではクロックが発生するとプリチャージ状態となり
データＤ、ｂは共にＳＨルベルとなる。この時の出力の
状態を考える。まず第１図の回路では、 Ｃ８−’Ｈ’
でありセンス回路出力は′Ｌ＃となる。そして最終段Ｐ
−チャネルトランジスタ入力は’Ｈ’ Ｎ−チャネルト
ランジスタ入力は１Ｈ′となる。すなわち出力に１Ｌ＃
レベルが現われる。第２図の回路の場合ＰＣ−Ｌである
ためフリップフロップ出力は′ＩＨ＃レベルとなる。最
終段Ｐ−チャネルトランジスタのゲートはＩＨ′であり
Ｎ−チャネルトランジスタのゲートは１Ｌ′である。従
って両方のトランジスタが５オフ′状態であり出力はフ
ローティング状態となる。第８図の回路の場合フリップ
フロップの出力はゞＬ＃レベルであり最終段Ｐ−チャネ
ルトランジスタの入力は’Ｌ’ Ｎチャネルトランジス
タ入力も％Ｌ＃である。従って出力にはＨレベルが現わ
れる。
以上のように従来の回路ではアドレス信号にノイズが載
ってクロックが発生すると通常のアドレス変化と同様に
出力には１Ｈ′又は１Ｌ＃もしくはフローティング状態
となる。このことは今までの出力データに対して一度反
転データ又はフローティング状態の後正規のデータが出
力されることになり出力不安定の状態が存在する欠点が
あった。
ってクロックが発生すると通常のアドレス変化と同様に
出力には１Ｈ′又は１Ｌ＃もしくはフローティング状態
となる。このことは今までの出力データに対して一度反
転データ又はフローティング状態の後正規のデータが出
力されることになり出力不安定の状態が存在する欠点が
あった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので出力バッファ回路にラッチ回路を設
けることによりドライブ用のクロックも必要としない極
めて安定に動作する装置を提供することを目的としてい
る。
めになされたもので出力バッファ回路にラッチ回路を設
けることによりドライブ用のクロックも必要としない極
めて安定に動作する装置を提供することを目的としてい
る。
以下この発明の一実施例を図について説明する。
第７図においてＴ１〜Ｔ４で構成されている。フリップ
フロップ回路に並列にＴｓ＝ Ｔｓを接続する。ＴＩに
はデータＤ入力をＴＩには５人力を接続Ｔ６には５の反
転データｓ ＴｓにはＤの反転データを入力するラッチ
構成とする。モしてＴＩ、Ｔ４側の出力をインバータ回
路を通して最終段Ｐ−チャネルトランジスタＴ１２のゲ
ートに入力しＴＩ Ｔ２側の出力を最終段Ｎ−チャネル
トランジスタＴＩ３のゲートに入力する回路構成である
。またこの回路Ｖｃｅ側に直列に設置されたＰ−チャネ
ルトランジスタＴ９とＧＮＤ 側に並列に設置された２
つのＮ−チャネルトランジスタＴｌ０ＴＩＩはＯＥ用の
コントロールトランジスタである。まずＴ１〜Ｔ４で構
成されるフリップフロップのデータがＮ、 １１１１
Ｔ″Ｈ＃ Ｎ２＝ ％ Ｌ ＃であったとする。最終段
トランジスタＴ１２は１オフ＃Ｔ１３は５オン′となり
″Ｌ＃レベルが出力される。
フロップ回路に並列にＴｓ＝ Ｔｓを接続する。ＴＩに
はデータＤ入力をＴＩには５人力を接続Ｔ６には５の反
転データｓ ＴｓにはＤの反転データを入力するラッチ
構成とする。モしてＴＩ、Ｔ４側の出力をインバータ回
路を通して最終段Ｐ−チャネルトランジスタＴ１２のゲ
ートに入力しＴＩ Ｔ２側の出力を最終段Ｎ−チャネル
トランジスタＴＩ３のゲートに入力する回路構成である
。またこの回路Ｖｃｅ側に直列に設置されたＰ−チャネ
ルトランジスタＴ９とＧＮＤ 側に並列に設置された２
つのＮ−チャネルトランジスタＴｌ０ＴＩＩはＯＥ用の
コントロールトランジスタである。まずＴ１〜Ｔ４で構
成されるフリップフロップのデータがＮ、 １１１１
Ｔ″Ｈ＃ Ｎ２＝ ％ Ｌ ＃であったとする。最終段
トランジスタＴ１２は１オフ＃Ｔ１３は５オン′となり
″Ｌ＃レベルが出力される。
次にＤ＝１Ｈ′ｂ＝１Ｌ′データが伝達されるとＴ’１
ｓ はｔオフ′Ｔ６は１オン′Ｔ、がゞオン’ Ｔｓが
１オフ′する。すなわちＮ、ｔｓ″ＩＬ＃Ｎ２−′Ｈ＃
となりラッチのデータが反転する。この反転により出力
には１Ｈルベルが現われる。次にプリチャージ状態すな
わちＤ ＝ Ｄ −’Ｈ’の条件ではＴｓ−Ｔｓは全て
１オフ′となり、フリップフロップの状態を左右しない
。従ってこの回路はデータが変化しない限り前の情報を
保持し続ける構成である。なおＯＥは通常りであり出力
をフローティング状態にさせたい場合ゞＨルベルを印加
する事により実現される。
ｓ はｔオフ′Ｔ６は１オン′Ｔ、がゞオン’ Ｔｓが
１オフ′する。すなわちＮ、ｔｓ″ＩＬ＃Ｎ２−′Ｈ＃
となりラッチのデータが反転する。この反転により出力
には１Ｈルベルが現われる。次にプリチャージ状態すな
わちＤ ＝ Ｄ −’Ｈ’の条件ではＴｓ−Ｔｓは全て
１オフ′となり、フリップフロップの状態を左右しない
。従ってこの回路はデータが変化しない限り前の情報を
保持し続ける構成である。なおＯＥは通常りであり出力
をフローティング状態にさせたい場合ゞＨルベルを印加
する事により実現される。
タイミング図を第８図に示す。従来の回路ではプリチャ
ージ動作により出力はまず１Ｈ＃又は１Ｌ′あるいはフ
ローテング状態の後正規のデータが現われていた。その
ためアドレスにノイズが載ってエツジセンス回路が反応
してプリチャージ用のクロックが発生すると出力はアド
レスが変化した時と同じ動作となり′″Ｈ′又は１Ｌ′
あるいはフローティング状態となった後相当するアドレ
スデータが出力される。この発明ではアドレスにノイズ
が載った場合、エツジセンス回路が働きプリチャージ動
作を行なうが、前述したようにプリチャージ時にはフリ
ップフロップの状態は変化せず、またプリチャージ後に
は同じアドレスのビットが選ばれるため同一のデータが
再度ｎ、Ｉ５に現われる。そのため出力は変化しない。
ージ動作により出力はまず１Ｈ＃又は１Ｌ′あるいはフ
ローテング状態の後正規のデータが現われていた。その
ためアドレスにノイズが載ってエツジセンス回路が反応
してプリチャージ用のクロックが発生すると出力はアド
レスが変化した時と同じ動作となり′″Ｈ′又は１Ｌ′
あるいはフローティング状態となった後相当するアドレ
スデータが出力される。この発明ではアドレスにノイズ
が載った場合、エツジセンス回路が働きプリチャージ動
作を行なうが、前述したようにプリチャージ時にはフリ
ップフロップの状態は変化せず、またプリチャージ後に
は同じアドレスのビットが選ばれるため同一のデータが
再度ｎ、Ｉ５に現われる。そのため出力は変化しない。
このようにこの発明では出力バッファへの入力データが
変化しない限り出力データも変化しないため、アドレス
のノイズに対しても出力が変化することなり、シかもド
ライバ用のクロックも不要であり安定な出力波形を得る
ことができる。
変化しない限り出力データも変化しないため、アドレス
のノイズに対しても出力が変化することなり、シかもド
ライバ用のクロックも不要であり安定な出力波形を得る
ことができる。
なお上記実施例ではＣＭＯ８−ＲＡＭとしてのものを示
したが内部同期回路方式であれば他のスタティックＲＡ
Ｍでもあってもよ（上記実施例と同様の効果を奏する。
したが内部同期回路方式であれば他のスタティックＲＡ
Ｍでもあってもよ（上記実施例と同様の効果を奏する。
以１のようにこの発明によればアドレスに対応するデー
タのみが直接出力される回路構成としたので安定な動作
を行なうことができる装置を得られる効果がある。
タのみが直接出力される回路構成としたので安定な動作
を行なうことができる装置を得られる効果がある。
第１図（よ正規のデータが出力される前に一時％Ｌ＃レ
ベルが出力される従来の出力パツファ回路図、第２図は
一時フローティング状態となる従来の出力バツファ回路
図、第８図は一時１Ｈ＃レベルが出力される従来の出力
パツファ回路図、第４図は従来のメモリコラムラインを
示す図、第５図は内部同期回路方式のタイミング図、第
６図は内部同期回路方式のタイミング図、第７図はこの
発明の一実施例による出力バツファ回路図、第８図は従
来と比較したタイミング図である。 なお、各図中同一符号は同−又は相当部分を示す。 代理人 大台増雄 図面の浄書（内容に変更なし） 第１図 第２図 Ｃ 第３図 −（ （（ 第７図 第８図 手続補正書（方式） １、事件の表示 特願昭 ５８−１７０６８２号３、補
正をする者 代表者片由仁西部 ４、代理人 −１、− ５、補正命令の日付 昭和５９年１月８１日（発送日） ６、 補正の対象 （１）願 書 （２）明細書 （３） 図 面 ７、補正の内容 願書と明細書及び図面の浄書（内容に変更なし） 以上 手続補正書（自発） ２、発明の名称 半導体メモリ装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片由仁八部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄及び図面の簡単な説明の
欄。 ６、補正の内容 （１）明細書中筒８頁第１４行に「プリチャージ」とあ
るのを「プリチャージ」と訂正する。 （２）同第８頁第１８行に「ノ、イズ等に対しても」と
あるのを「ノイズ等が載りメモリ装置が」と訂正する。 （３）同第４頁第２行に「不安定」とあるのを「メモリ
装置が不安定」と訂正する。 （４）同第４頁第５行から第６行に「ニジセンス」とあ
るのを「エツジセンス」と訂正する。 （５）同第６頁第４行に「この回路」とあるのを「この
回路の」と訂正する。 （６）同第６頁第１８行にｒ ＴＩＦＩは」とあるのを
「ＴＩＬは」と訂正する。 （７）同第８頁第１７行に「タイミング図」とあるのを
「メモリコラムラインを示す図」と訂正する。
ベルが出力される従来の出力パツファ回路図、第２図は
一時フローティング状態となる従来の出力バツファ回路
図、第８図は一時１Ｈ＃レベルが出力される従来の出力
パツファ回路図、第４図は従来のメモリコラムラインを
示す図、第５図は内部同期回路方式のタイミング図、第
６図は内部同期回路方式のタイミング図、第７図はこの
発明の一実施例による出力バツファ回路図、第８図は従
来と比較したタイミング図である。 なお、各図中同一符号は同−又は相当部分を示す。 代理人 大台増雄 図面の浄書（内容に変更なし） 第１図 第２図 Ｃ 第３図 −（ （（ 第７図 第８図 手続補正書（方式） １、事件の表示 特願昭 ５８−１７０６８２号３、補
正をする者 代表者片由仁西部 ４、代理人 −１、− ５、補正命令の日付 昭和５９年１月８１日（発送日） ６、 補正の対象 （１）願 書 （２）明細書 （３） 図 面 ７、補正の内容 願書と明細書及び図面の浄書（内容に変更なし） 以上 手続補正書（自発） ２、発明の名称 半導体メモリ装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片由仁八部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄及び図面の簡単な説明の
欄。 ６、補正の内容 （１）明細書中筒８頁第１４行に「プリチャージ」とあ
るのを「プリチャージ」と訂正する。 （２）同第８頁第１８行に「ノ、イズ等に対しても」と
あるのを「ノイズ等が載りメモリ装置が」と訂正する。 （３）同第４頁第２行に「不安定」とあるのを「メモリ
装置が不安定」と訂正する。 （４）同第４頁第５行から第６行に「ニジセンス」とあ
るのを「エツジセンス」と訂正する。 （５）同第６頁第４行に「この回路」とあるのを「この
回路の」と訂正する。 （６）同第６頁第１８行にｒ ＴＩＦＩは」とあるのを
「ＴＩＬは」と訂正する。 （７）同第８頁第１７行に「タイミング図」とあるのを
「メモリコラムラインを示す図」と訂正する。
Claims (2)
- （１）内部同期回路方式のスタティックＲＡＭにおいて
アドレスが変化することにより出力が一時フローティン
グ状態またはゞＨ′または１Ｌルベルの状態になること
なくアドレスに対応するデータが直接出力されることを
特徴とする半導体メモリ装置。 - （２）出力バッファ回路にドライブ用のクロックを必要
としないラッチ回路を設はデータの変化が必要になるま
で同一データをラッチしておく回路構成としたことを特
徴とする特許請求の範囲第１項記載の半導体メモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170682A JPS6061987A (ja) | 1983-09-14 | 1983-09-14 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170682A JPS6061987A (ja) | 1983-09-14 | 1983-09-14 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6061987A true JPS6061987A (ja) | 1985-04-09 |
Family
ID=15909435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58170682A Pending JPS6061987A (ja) | 1983-09-14 | 1983-09-14 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061987A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
| JPS62184689A (ja) * | 1986-02-07 | 1987-08-13 | Nec Corp | 半導体記憶装置 |
| JPS62277692A (ja) * | 1986-05-27 | 1987-12-02 | Fujitsu Ltd | 半導体記憶装置用出力バツフア回路 |
| JPH01248393A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
-
1983
- 1983-09-14 JP JP58170682A patent/JPS6061987A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
| JPS62184689A (ja) * | 1986-02-07 | 1987-08-13 | Nec Corp | 半導体記憶装置 |
| JPS62277692A (ja) * | 1986-05-27 | 1987-12-02 | Fujitsu Ltd | 半導体記憶装置用出力バツフア回路 |
| JPH01248393A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
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