JPS62184689A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62184689A JPS62184689A JP61026297A JP2629786A JPS62184689A JP S62184689 A JPS62184689 A JP S62184689A JP 61026297 A JP61026297 A JP 61026297A JP 2629786 A JP2629786 A JP 2629786A JP S62184689 A JPS62184689 A JP S62184689A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- differential amplifier
- output
- low level
- complementary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000000295 complement effect Effects 0.000 claims abstract description 25
- 210000000352 storage cell Anatomy 0.000 claims abstract description 4
- 210000004027 cell Anatomy 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係わシ、特に、記憶素子から
読み出される二値情報を高速で判別し外部装置に出力す
る半導体装置の出力回路に関する。
読み出される二値情報を高速で判別し外部装置に出力す
る半導体装置の出力回路に関する。
第３図は従来の半導体記憶装置に集積されていた出力回
路を示す電気回路図であり、（２）中１１は差動増幅器
を示している。この差動増幅器１１は直列に接続された
Ｐチャンネル型電界効果トランジスタ（以下、ＰＭＯ８
という）Ｐ２Ｏ３，Ｐ２Ｏ３とｎチャンネル型電界効果
トランジスタ（以下、ＮＭＯ８という）Ｎ３０１．Ｎ３
０２とで構成される１対のインバータを有しておｌ）、
ＮＭＯ８Ｎ３０１゜Ｎ３０２の各ゲートは記憶素子の１
対の出力メードｌＮ３０１とｌＮ３０２とにそれぞれ電
気的に接続さｆｌ、ティル。ＮＭＯ８Ｎ３０１．Ｎ３０
２１７）：／−スは活性トランジスタＮ３０３ ’に介
して接地可能であり、活性トランジスタ３０３には、所
定タイミングで活性化信号ＣＥが印加される。−万のイ
ンバータの共通ドレインｆｉ１１．＠接、出力インバー
タ１２のＰＭＯ８３０４に接続されており、他方のイン
バータの共通ドレインｇは遅延回路１３１に介して出力
インバータ１２のＮＭＯ８３０５のゲートに接続されて
いる。遅延回路１３げ、ＰＭ０８Ｐ３０３のオン抵抗値
を大きくｂ ＮＭＯ８Ｎ３０５のオン抵抗値？小さく設
定したものであシ、差動増幅器１１の出力ｇの変化に比
べ遅延回路１３の出力りは弛やかな変化になる。
路を示す電気回路図であり、（２）中１１は差動増幅器
を示している。この差動増幅器１１は直列に接続された
Ｐチャンネル型電界効果トランジスタ（以下、ＰＭＯ８
という）Ｐ２Ｏ３，Ｐ２Ｏ３とｎチャンネル型電界効果
トランジスタ（以下、ＮＭＯ８という）Ｎ３０１．Ｎ３
０２とで構成される１対のインバータを有しておｌ）、
ＮＭＯ８Ｎ３０１゜Ｎ３０２の各ゲートは記憶素子の１
対の出力メードｌＮ３０１とｌＮ３０２とにそれぞれ電
気的に接続さｆｌ、ティル。ＮＭＯ８Ｎ３０１．Ｎ３０
２１７）：／−スは活性トランジスタＮ３０３ ’に介
して接地可能であり、活性トランジスタ３０３には、所
定タイミングで活性化信号ＣＥが印加される。−万のイ
ンバータの共通ドレインｆｉ１１．＠接、出力インバー
タ１２のＰＭＯ８３０４に接続されており、他方のイン
バータの共通ドレインｇは遅延回路１３１に介して出力
インバータ１２のＮＭＯ８３０５のゲートに接続されて
いる。遅延回路１３げ、ＰＭ０８Ｐ３０３のオン抵抗値
を大きくｂ ＮＭＯ８Ｎ３０５のオン抵抗値？小さく設
定したものであシ、差動増幅器１１の出力ｇの変化に比
べ遅延回路１３の出力りは弛やかな変化になる。
次に、従来例の動作を第４図のタイミングチャートラ参
照しつつ説明すれば以下の通シである。
照しつつ説明すれば以下の通シである。
まず、活性トランジスタＮ３０３に印加されている活性
化信号ＣＥが低レベルに移行し、出力ノードｌＮ３０１
が低レベルに、−万出力ノードｌＮ３０２が高レベルに
移行すると、ＮＭＯ８３０１と３０２とはそれぞれオフ
、オンとなるので、差動増幅器１１の出力ｆ、ｇはそれ
ぞれ高レベルト低レベルとに移行する（時刻Ｔ４０１）
。そこで、出力インバータ１２の出力は時刻Ｔ４０１か
ら徐々に低レベルに向うものの、遅延回路１３の出力り
が依然低レベルを維持しているので、その変化は弛かで
ある。ところが時刻Ｔ４０２に遅延回路１３の出力りが
高レベルになると、ＮＭＯ８３０５がオンするノテ、出
力インバータ１２の出力五は急速に低レベルになる。−
万、出力ノードｌＮ３０１が高レベルに、ｌＮ３０２
が低レベルに移行したときは、出力ｆは低レベルに、
出力ｇは高レベルにそれぞれ移行する（時刻Ｔ４０３）
。そのため、ＰＭＯ８Ｐ３０４は直ちにオフするが、Ｎ
ＭＯ８Ｎ３０５は時刻Ｔ４０４に遅延回路１３の出力が
低レベルになった後にオンするので、出力インバータ１
２の出力ｉは時刻Ｔ４０４以降急速にオフする。
化信号ＣＥが低レベルに移行し、出力ノードｌＮ３０１
が低レベルに、−万出力ノードｌＮ３０２が高レベルに
移行すると、ＮＭＯ８３０１と３０２とはそれぞれオフ
、オンとなるので、差動増幅器１１の出力ｆ、ｇはそれ
ぞれ高レベルト低レベルとに移行する（時刻Ｔ４０１）
。そこで、出力インバータ１２の出力は時刻Ｔ４０１か
ら徐々に低レベルに向うものの、遅延回路１３の出力り
が依然低レベルを維持しているので、その変化は弛かで
ある。ところが時刻Ｔ４０２に遅延回路１３の出力りが
高レベルになると、ＮＭＯ８３０５がオンするノテ、出
力インバータ１２の出力五は急速に低レベルになる。−
万、出力ノードｌＮ３０１が高レベルに、ｌＮ３０２
が低レベルに移行したときは、出力ｆは低レベルに、
出力ｇは高レベルにそれぞれ移行する（時刻Ｔ４０３）
。そのため、ＰＭＯ８Ｐ３０４は直ちにオフするが、Ｎ
ＭＯ８Ｎ３０５は時刻Ｔ４０４に遅延回路１３の出力が
低レベルになった後にオンするので、出力インバータ１
２の出力ｉは時刻Ｔ４０４以降急速にオフする。
しかしながら、上記従来例にあっては、差動増幅器１１
の一万の出力ｆは直接出力インバータ１２に印加されて
いるが、他方の出力ｇは遅延回路１３を介して出力イン
バータ１２に印加さ汎るので、出力インバータ１２を構
成するＰＭＯ８Ｐ３０４とＮＭＯ８Ｎ３０５とが同時に
オン状態になることがなく、消費電力の減少を図詐るも
のの、差動増幅器１１の出力変化から出力インバータ１
２の出力変化までに遅延が生じ％高速動作に適さないと
いう問題点があった。
の一万の出力ｆは直接出力インバータ１２に印加されて
いるが、他方の出力ｇは遅延回路１３を介して出力イン
バータ１２に印加さ汎るので、出力インバータ１２を構
成するＰＭＯ８Ｐ３０４とＮＭＯ８Ｎ３０５とが同時に
オン状態になることがなく、消費電力の減少を図詐るも
のの、差動増幅器１１の出力変化から出力インバータ１
２の出力変化までに遅延が生じ％高速動作に適さないと
いう問題点があった。
本発明は、アドレス信号にエリアドレス指定された記憶
セルから情報を差動増幅器に読み出し差動増幅器の相補
信号を所定時間位相を異ならせて出力インバータの１対
の入力に出力し核出力インバータで出力信号を形成する
半導体記憶装置において、前記アドレス信号のエツジを
検出し差動増幅器の相補信号をそれらの中間レベルで均
一化させる均一化手段と、前記差動増幅器の相補信号が
中間レベルを維持している間出力インバータへの相補信
号の入力を遮断する信号遮断手段とｔ有し。
セルから情報を差動増幅器に読み出し差動増幅器の相補
信号を所定時間位相を異ならせて出力インバータの１対
の入力に出力し核出力インバータで出力信号を形成する
半導体記憶装置において、前記アドレス信号のエツジを
検出し差動増幅器の相補信号をそれらの中間レベルで均
一化させる均一化手段と、前記差動増幅器の相補信号が
中間レベルを維持している間出力インバータへの相補信
号の入力を遮断する信号遮断手段とｔ有し。
記憶セルから情報音差動増幅器に読み出した後相補ｑ＝
号を前記中間レベルから変化させるようにし、記憶セル
から情報の読み出し全行なった後の相補信号の電圧変化
量を減少させ、高速化１−０るようにしたこと全要旨と
する。
号を前記中間レベルから変化させるようにし、記憶セル
から情報の読み出し全行なった後の相補信号の電圧変化
量を減少させ、高速化１−０るようにしたこと全要旨と
する。
第１図は本発明の一実施例？示すＮ１気回路図であり、
差動増幅器１と出力インバータ２と遅延回路３とは従来
例の対応する構成と同一なので説明は省略する。ＰＭＯ
８１０３は差動増幅器１の１対の相補出力ａ、ｂ間に設
けられたトランスファゲートであり、記憶セルのアドレ
ス指定全行なうべく、外部から印加されるアドレス信号
のエツジを検出して出力されるエツジトリガ信号φ１が
低レベルの間、オン状態になる。このＰＭＯ８１０３と
エツジトリガ回路（図示せず）とは均一化手段４を構成
している。相補出力ａ、ｂと出力インバータ２の１対の
入力との間にはＮＭＯ８Ｎ１０５゜Ｎ１０６とＰＭＯ８
Ｐ１０５．Ｐ２Ｏ３とがそｎぞれ介在しており、ＮＭＯ
８Ｎ１０５．Ｎ１０６のゲートにはエツジトリガ信号φ
１が印加さｎる。これに対してＰＭＯ８Ｐ２Ｏ３，Ｐ２
Ｏ３のゲートにはエツジトリガ信号φ１の相補信号φｌ
が印加される。また、出力インバータ２のＰＭＯ８Ｐ１
０８のゲートには、エツジトリガ信号φ１が低レベルの
間、ＰＭＯ８Ｐ２Ｏ３のゲートに電源電圧を印加し、Ｐ
ＭＯ８Ｐ１０８會オフさせるＰＭＯ８Ｐｔｏ７が接続さ
ｎており、ＮＭＯ８Ｎ１０８のゲートには相補信号φ１
が高レベルの間、ＮＭＯ８Ｎ１０８を強制的にオフさせ
るＮＭＯ８Ｎ１０７が接続されている。これらＮＭＯ８
Ｎｌ ０５．Ｎｌ０６．Ｎ１０７とＰＭＯ８Ｐ２Ｏ３，
Ｐ２Ｏ３，Ｐ２Ｏ３は前述のエツジ） ＩＪガ回路およ
びその相補信号出力用インバータと共に信号遮断手段５
を構成している。
差動増幅器１と出力インバータ２と遅延回路３とは従来
例の対応する構成と同一なので説明は省略する。ＰＭＯ
８１０３は差動増幅器１の１対の相補出力ａ、ｂ間に設
けられたトランスファゲートであり、記憶セルのアドレ
ス指定全行なうべく、外部から印加されるアドレス信号
のエツジを検出して出力されるエツジトリガ信号φ１が
低レベルの間、オン状態になる。このＰＭＯ８１０３と
エツジトリガ回路（図示せず）とは均一化手段４を構成
している。相補出力ａ、ｂと出力インバータ２の１対の
入力との間にはＮＭＯ８Ｎ１０５゜Ｎ１０６とＰＭＯ８
Ｐ１０５．Ｐ２Ｏ３とがそｎぞれ介在しており、ＮＭＯ
８Ｎ１０５．Ｎ１０６のゲートにはエツジトリガ信号φ
１が印加さｎる。これに対してＰＭＯ８Ｐ２Ｏ３，Ｐ２
Ｏ３のゲートにはエツジトリガ信号φ１の相補信号φｌ
が印加される。また、出力インバータ２のＰＭＯ８Ｐ１
０８のゲートには、エツジトリガ信号φ１が低レベルの
間、ＰＭＯ８Ｐ２Ｏ３のゲートに電源電圧を印加し、Ｐ
ＭＯ８Ｐ１０８會オフさせるＰＭＯ８Ｐｔｏ７が接続さ
ｎており、ＮＭＯ８Ｎ１０８のゲートには相補信号φ１
が高レベルの間、ＮＭＯ８Ｎ１０８を強制的にオフさせ
るＮＭＯ８Ｎ１０７が接続されている。これらＮＭＯ８
Ｎｌ ０５．Ｎｌ０６．Ｎ１０７とＰＭＯ８Ｐ２Ｏ３，
Ｐ２Ｏ３，Ｐ２Ｏ３は前述のエツジ） ＩＪガ回路およ
びその相補信号出力用インバータと共に信号遮断手段５
を構成している。
次に、第１図に示された回路の動作’（ｌ−第４図のタ
イミングチャート’１１−参照しつつ説明する。活性化
信号ｌＮ１０３ が高レベルに移行し、活性トランジス
タＮ］０３がオンした後、アドレス信号が変化し、アド
レス信号のエツジを検出したエツジトリガ回路はエツジ
トリガ信号φ、？低レベルに移行させると共に、その相
補信号φ１が高レベルに移行する（時刻Ｔ２Ｏ１）。そ
の結果、ＰＭＯ８１０３がオンするので、相補出力ａ、
ｂが短絡し、双方の出力が略同−中間電圧になる。−万
、ＮＭＯ８Ｎ１０５．Ｎ１０６．ＰＭＯ８Ｐ２Ｏ３，Ｐ
２Ｏ３はいずれもオフになり、ＰＭＯ８Ｐ１０７とＮＭ
Ｏ８Ｎ１０７ とは共にオンするので、出力インバータ
２（７）ＰＭＯ８Ｐ１０８とＮＭＯ８Ｎ１０８とは共に
強制的にオフ状態になり、出力インバータ２の電流通路
が遮断される。よって、出力インバータ２の消費電力は
略「０」になる。時刻Ｔ２Ｏ１とＴ２Ｏ２との間には前
記アドレス信号に基づき所定の記憶セルから二値情報が
読み出され、ｌＮ１ｏ１．ｌＮ１０２として差動増幅器
１に入力する。例えは、ｌＮｌ０Ｉが低レベル、ｌＮ１
０２ が高レベルに移行すると、ＮＭＯ８ＮＩＯＩ、Ｎ
１０２ がそｎぞれオフとオンとになり、相補出力ａ、
ｂはそれぞｎ高レベル、低レベルに移行し始める（時刻
Ｔ２Ｏ２）。こｎと同時に、エツジトリガ信号φ１とそ
の相補信号φ１とは、それぞれ高レベル、低レベルに移
行するので、ＰＭＯ８ｐｌｏ３はオフし、信号遮断手段
５は相補出力ａ、ｂｉ出力インバータ２に印加可能にす
ると共に、出力インバータ２のＰＭＯ８ＰＩ０８゜ＮＭ
Ｏ８Ｎ １０８１−拘束状態から解除する。
イミングチャート’１１−参照しつつ説明する。活性化
信号ｌＮ１０３ が高レベルに移行し、活性トランジス
タＮ］０３がオンした後、アドレス信号が変化し、アド
レス信号のエツジを検出したエツジトリガ回路はエツジ
トリガ信号φ、？低レベルに移行させると共に、その相
補信号φ１が高レベルに移行する（時刻Ｔ２Ｏ１）。そ
の結果、ＰＭＯ８１０３がオンするので、相補出力ａ、
ｂが短絡し、双方の出力が略同−中間電圧になる。−万
、ＮＭＯ８Ｎ１０５．Ｎ１０６．ＰＭＯ８Ｐ２Ｏ３，Ｐ
２Ｏ３はいずれもオフになり、ＰＭＯ８Ｐ１０７とＮＭ
Ｏ８Ｎ１０７ とは共にオンするので、出力インバータ
２（７）ＰＭＯ８Ｐ１０８とＮＭＯ８Ｎ１０８とは共に
強制的にオフ状態になり、出力インバータ２の電流通路
が遮断される。よって、出力インバータ２の消費電力は
略「０」になる。時刻Ｔ２Ｏ１とＴ２Ｏ２との間には前
記アドレス信号に基づき所定の記憶セルから二値情報が
読み出され、ｌＮ１ｏ１．ｌＮ１０２として差動増幅器
１に入力する。例えは、ｌＮｌ０Ｉが低レベル、ｌＮ１
０２ が高レベルに移行すると、ＮＭＯ８ＮＩＯＩ、Ｎ
１０２ がそｎぞれオフとオンとになり、相補出力ａ、
ｂはそれぞｎ高レベル、低レベルに移行し始める（時刻
Ｔ２Ｏ２）。こｎと同時に、エツジトリガ信号φ１とそ
の相補信号φ１とは、それぞれ高レベル、低レベルに移
行するので、ＰＭＯ８ｐｌｏ３はオフし、信号遮断手段
５は相補出力ａ、ｂｉ出力インバータ２に印加可能にす
ると共に、出力インバータ２のＰＭＯ８ＰＩ０８゜ＮＭ
Ｏ８Ｎ １０８１−拘束状態から解除する。
その結果、相補出力ａ、ｂは中間電圧から高レベルと低
レベルとにそれぞｎ向い、！ず、ＰＭＯ８Ｐ１０８がオ
フした後、一定時間遅延した出力Ｃに工りＮＭＯ８Ｎ１
０８がオンし、出力インバータ２は反転する（時刻Ｔ２
Ｏ３）。従って、出力インバータ２を構成するＰＭＯ８
Ｐ１０８とＮＭＯ８Ｎ１０８ とが同始にオンすること
はなく、出力インバータ２の消費電力は減少する。また
、差動増幅器１の出力ａ、 ｂは中間電圧から高レベル
と低レベルに変化するので、その過渡時間が短かく、高
速動作が可能である。差動増幅器１の相補出力ａ、ｂが
低レベルと高レベルに移行する場合も、−塵中間電位に
なった後（時刻Ｔ２Ｏ４）、記憶セルから情報が出力さ
れると（時刻Ｔ２Ｏ５）、移行全開始し、時刻Ｔ２Ｏ６
にて読み出しが完了する。
レベルとにそれぞｎ向い、！ず、ＰＭＯ８Ｐ１０８がオ
フした後、一定時間遅延した出力Ｃに工りＮＭＯ８Ｎ１
０８がオンし、出力インバータ２は反転する（時刻Ｔ２
Ｏ３）。従って、出力インバータ２を構成するＰＭＯ８
Ｐ１０８とＮＭＯ８Ｎ１０８ とが同始にオンすること
はなく、出力インバータ２の消費電力は減少する。また
、差動増幅器１の出力ａ、 ｂは中間電圧から高レベル
と低レベルに変化するので、その過渡時間が短かく、高
速動作が可能である。差動増幅器１の相補出力ａ、ｂが
低レベルと高レベルに移行する場合も、−塵中間電位に
なった後（時刻Ｔ２Ｏ４）、記憶セルから情報が出力さ
れると（時刻Ｔ２Ｏ５）、移行全開始し、時刻Ｔ２Ｏ６
にて読み出しが完了する。
以上説明してきたように５本発明によれば、均一化手段
と信号遮断手段とを設け、差動増幅器１の出カケ記憶セ
ルのアドレス指定と同時に中間レベルに移行させるよう
にしたので、読み出し速度を向上させることができ、加
えて出力インバータ全信号遮断手段で拘束し消費電力の
減少ｋｌｌることができた。
と信号遮断手段とを設け、差動増幅器１の出カケ記憶セ
ルのアドレス指定と同時に中間レベルに移行させるよう
にしたので、読み出し速度を向上させることができ、加
えて出力インバータ全信号遮断手段で拘束し消費電力の
減少ｋｌｌることができた。
第１図は一実施例の電気回路図、ｗ、２図は第１図のタ
イミングチャート［Ｗ、第３図は従来例の電気回路図、
第４図は第３図のタイミングチャート図である。 １・・・・・・差動増幅器、２・・・・・・出力インバ
ータ、４・・・・・・均一化手段、５・・・・・・信号
遮断手段。 代理人 弁理士 内 原 鋒 ′ １＼・−１−
ご ８■
イミングチャート［Ｗ、第３図は従来例の電気回路図、
第４図は第３図のタイミングチャート図である。 １・・・・・・差動増幅器、２・・・・・・出力インバ
ータ、４・・・・・・均一化手段、５・・・・・・信号
遮断手段。 代理人 弁理士 内 原 鋒 ′ １＼・−１−
ご ８■
Claims (1)
- アドレス信号によりアドレス指定された記憶セルから
情報を差動増幅器に読み出し差動増幅器の相補信号を所
定時間位相を異ならせて出力インバータの１対の入力に
出力し該出力インバータで出力信号を形成する半導体記
憶装置において、前記アドレス信号のエッジを検出し差
動増幅器の相補信号をそれらの中間レベルで均一化させ
る均一化手段と、前記差動増幅器の相補信号が中間レベ
ルを維持している間出力インバータヘの相補信号の入力
を遮断する信号遮断手段とを有し、記憶セルから情報を
差動増幅器に読み出した後相補信号を前記中間レベルか
ら変化させたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61026297A JPS62184689A (ja) | 1986-02-07 | 1986-02-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61026297A JPS62184689A (ja) | 1986-02-07 | 1986-02-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62184689A true JPS62184689A (ja) | 1987-08-13 |
| JPH0531237B2 JPH0531237B2 (ja) | 1993-05-12 |
Family
ID=12189393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61026297A Granted JPS62184689A (ja) | 1986-02-07 | 1986-02-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62184689A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061987A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1986
- 1986-02-07 JP JP61026297A patent/JPS62184689A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061987A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531237B2 (ja) | 1993-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111863055B (zh) | 灵敏放大器、存储器和灵敏放大器的控制方法 | |
| US4973864A (en) | Sense circuit for use in semiconductor memory | |
| US8248864B2 (en) | Semiconductor memory device | |
| JP3810807B2 (ja) | Ｓｒａｍ用センス増幅器およびラッチング回路 | |
| US20030218481A1 (en) | Differential current evaluation circuit and sense amplifier circuit for evaluating a memory state of an SRAM semiconductor memory cell | |
| JP3220027B2 (ja) | 半導体記憶装置 | |
| JP2001084776A (ja) | 半導体記憶装置 | |
| JP4090967B2 (ja) | 半導体記憶装置 | |
| JPH0750556A (ja) | フリップフロップ型増幅回路 | |
| JPH04149898A (ja) | センスアンプ | |
| JP2004054547A (ja) | バスインタフェース回路及びレシーバ回路 | |
| KR100290493B1 (ko) | 고속동작하는센스증폭기회로 | |
| JPH11260064A (ja) | センスアンプ | |
| JP3181759B2 (ja) | 半導体記憶装置 | |
| JPH1011968A (ja) | 半導体記憶装置 | |
| JPS62184689A (ja) | 半導体記憶装置 | |
| JP3016757B2 (ja) | アドレス遷移検出回路 | |
| CN116168736A (zh) | 基于上交叉耦合的自适应关断型sram灵敏放大器电路、模块 | |
| JPH02101693A (ja) | 入力回路 | |
| US6337580B2 (en) | Semiconductor integrated circuit having transistors for cutting-off subthreshold current | |
| JP3346044B2 (ja) | センスアンプ | |
| JP4368029B2 (ja) | データバス制御回路 | |
| JPH0743938B2 (ja) | 差動増幅器 | |
| JP2771790B2 (ja) | ビットラインセンスアンプ回路 | |
| JPH10112183A (ja) | 半導体記憶装置 |