JPS6062234A - 三状態入力回路 - Google Patents
三状態入力回路Info
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- JPS6062234A JPS6062234A JP58168269A JP16826983A JPS6062234A JP S6062234 A JPS6062234 A JP S6062234A JP 58168269 A JP58168269 A JP 58168269A JP 16826983 A JP16826983 A JP 16826983A JP S6062234 A JPS6062234 A JP S6062234A
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- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は三状態入力回路、特に、ＭＯ８）ランソスタ
で構成され、かつ低消費室ブハ低電圧で動作する三状態
入力回路に関するものである。
で構成され、かつ低消費室ブハ低電圧で動作する三状態
入力回路に関するものである。
（従来技術）
三状態入力回路は、信号入力端子にＬ″または゛ＨＨレ
ベル信号が入力された状態又は信号入力端子の開放状態
を判定して、２ビットバイナリ信号として出力するもの
である。この型の信号入力回路は、ディジタル集積回路
の端子数を削減可能にするために極めて有効である。
ベル信号が入力された状態又は信号入力端子の開放状態
を判定して、２ビットバイナリ信号として出力するもの
である。この型の信号入力回路は、ディジタル集積回路
の端子数を削減可能にするために極めて有効である。
従来のＣ−ＭＯ８構造の三状態入力回路を第１図に示す
。この図において、信号入力端子１は抵抗１０．１１の
各一端に接続されているとともに、ＮチャンネルＭＯ８
ＦＥＴ ２およびＰチャンネルＭＯ８ＦＥＴ ３のＰ−
）にも接続されている。抵抗１０の他端は、第１固定電
源電位入力端子６に接続されている。この第１固定電源
電位入力端子６にはＰチャンネルＭＯ８ＦＥＴ ３のソ
ースと抵抗４の一端も接続されている。抵抗４の他端は
ＮチャンネルＭＯ８ＦＥＴ ２のドレインに接続され、
そのドレインは第２信号出力端子９に接続されている。
。この図において、信号入力端子１は抵抗１０．１１の
各一端に接続されているとともに、ＮチャンネルＭＯ８
ＦＥＴ ２およびＰチャンネルＭＯ８ＦＥＴ ３のＰ−
）にも接続されている。抵抗１０の他端は、第１固定電
源電位入力端子６に接続されている。この第１固定電源
電位入力端子６にはＰチャンネルＭＯ８ＦＥＴ ３のソ
ースと抵抗４の一端も接続されている。抵抗４の他端は
ＮチャンネルＭＯ８ＦＥＴ ２のドレインに接続され、
そのドレインは第２信号出力端子９に接続されている。
ＰチャンネルＭＯ８ＦＥＴ ３のドレインは、第１信号
出力端子８に接続されるとともに、抵抗５の一端に接続
されている。そして、抵抗５の他端とＮチャンネルＭＯ
８ＦＥＴ ２のソースおよび抵抗１１の他端は、第２固
定電源電位入力端子７に接続されている。
出力端子８に接続されるとともに、抵抗５の一端に接続
されている。そして、抵抗５の他端とＮチャンネルＭＯ
８ＦＥＴ ２のソースおよび抵抗１１の他端は、第２固
定電源電位入力端子７に接続されている。
第２図（ａ）は、ＮチャンネルＭＯ８ＦＥＴ ２の電源
電位１２（たとえば５Ｖ）及びグランド電位１３（たと
えば０■）に対するスレッショルド電位１４（たとえば
ＩＶ）を示すものである。つまり、ＮチャンネルＭＯ８
ＦＥＴ ２は、スレッショルド電位１４以上、電源電位
１２以下の斜線で示す電位がｆ−）に入力された時、ソ
ース・ドレインが導通し、スレッショルド電位１４以下
、グランド電位１３以上の電位がｆ−）に入力された時
、ソース・ドレイン間が開放状態となる。
電位１２（たとえば５Ｖ）及びグランド電位１３（たと
えば０■）に対するスレッショルド電位１４（たとえば
ＩＶ）を示すものである。つまり、ＮチャンネルＭＯ８
ＦＥＴ ２は、スレッショルド電位１４以上、電源電位
１２以下の斜線で示す電位がｆ−）に入力された時、ソ
ース・ドレインが導通し、スレッショルド電位１４以下
、グランド電位１３以上の電位がｆ−）に入力された時
、ソース・ドレイン間が開放状態となる。
第２図伽）は、ＰチャンネルＭＯ８ＦＥＴ ３の電源電
位１２（たとえば５Ｖ）およびグランド電位１３（たと
えばＯＶ）に対するスレッショルド電位１５（たとえば
４Ｖ）を示すものである。ＰチャンネルＭＯ８ＦＥＴ
３ Ｕ、スレッショルド電位１５以下、グランド電位１
３以上の斜線で示す電位がダートに入力された時、ソー
スＱドレイン間が導通し、スレッショルド電位１５以上
、電源電位１２以下の電位がｆ−）に入力された時、ソ
ース・ドレイン間が開放する。
位１２（たとえば５Ｖ）およびグランド電位１３（たと
えばＯＶ）に対するスレッショルド電位１５（たとえば
４Ｖ）を示すものである。ＰチャンネルＭＯ８ＦＥＴ
３ Ｕ、スレッショルド電位１５以下、グランド電位１
３以上の斜線で示す電位がダートに入力された時、ソー
スＱドレイン間が導通し、スレッショルド電位１５以上
、電源電位１２以下の電位がｆ−）に入力された時、ソ
ース・ドレイン間が開放する。
以下、第２図に示す特性を有するＮチャンネルＭＯ８Ｆ
ＥＴ ２及びＰチャンネノ、７Ｍ０８ＦＥＴ３を使用し
た従来の三状態入力回路の動作説明を行う。
ＥＴ ２及びＰチャンネノ、７Ｍ０８ＦＥＴ３を使用し
た従来の三状態入力回路の動作説明を行う。
今、第１固定電源電位入力端子６へ＋５Ｖ、第２固定電
源電位入力端子７にＯｖを加え、信号入力端子１へ”Ｌ
″レベルＯｖ）を加えたとすると、ＮチャンネルＭＯ８
ＦＥＴ ２及びＰチャンネルＭＯ８ＦＥＴ ３のダート
がＯｖとなるため、第２図の特性から明らかなように、
ＮチャンネルＭＯ８ＦＥＴ ２はソース・ドレイン間が
開放し、ＰチャンネルＭＯ８ＦＥＴ ３はソースφドレ
イン間が導通する。
源電位入力端子７にＯｖを加え、信号入力端子１へ”Ｌ
″レベルＯｖ）を加えたとすると、ＮチャンネルＭＯ８
ＦＥＴ ２及びＰチャンネルＭＯ８ＦＥＴ ３のダート
がＯｖとなるため、第２図の特性から明らかなように、
ＮチャンネルＭＯ８ＦＥＴ ２はソース・ドレイン間が
開放し、ＰチャンネルＭＯ８ＦＥＴ ３はソースφドレ
イン間が導通する。
よって、ＮチャンネルＭＯ８ＦＥＴ ２のドレインは“
Ｈ”レベルとなり、ＰチャンネルＭＯ８ＦＥＴ ３のド
レインも“Ｈ＃レベルが生じ、これらのレベルが各々出
力端子９及び８より出力される。
Ｈ”レベルとなり、ＰチャンネルＭＯ８ＦＥＴ ３のド
レインも“Ｈ＃レベルが生じ、これらのレベルが各々出
力端子９及び８より出力される。
次に、信号入力端子１をオープン状態にすると、信号入
力端子１には、抵抗１０及び１１からガる分圧回路によ
υ分圧された電圧が発生する。いま。
力端子１には、抵抗１０及び１１からガる分圧回路によ
υ分圧された電圧が発生する。いま。
抵抗１０及び１１の抵抗値が同程度（たとえば１０にΩ
〜１００にΩ程度）であるならば、分圧電圧として約２
．５Ｖが得られる。そして、この２．５■が前記Ｎチャ
ンネルＭＯ８ＦＥＴ ２及びＰチャンネルＭＯ３ＦＥＴ
３ （Ｄ ｒ−）へ入力される。２．５Ｖがダートに
入力された場合、第２図から明らかなように、Ｐチャン
ネルＭＯ８ＦＥＴ ３およびＮチャンネルＭＯ８ＦＥＴ
２のソース・ドレインは共に導通する。よって、Ｎチ
ャンネルＭＯ８ＦＥＴ ２のドレインには”Ｌ”レベル
が生じ、ＰチャンネルＭＯ８ＦＥＴ３のドレインには″
′Ｈ２レベルが生じ、各々のレベルは第２および第１信
号出力端子９，８よシ出力される。
〜１００にΩ程度）であるならば、分圧電圧として約２
．５Ｖが得られる。そして、この２．５■が前記Ｎチャ
ンネルＭＯ８ＦＥＴ ２及びＰチャンネルＭＯ３ＦＥＴ
３ （Ｄ ｒ−）へ入力される。２．５Ｖがダートに
入力された場合、第２図から明らかなように、Ｐチャン
ネルＭＯ８ＦＥＴ ３およびＮチャンネルＭＯ８ＦＥＴ
２のソース・ドレインは共に導通する。よって、Ｎチ
ャンネルＭＯ８ＦＥＴ ２のドレインには”Ｌ”レベル
が生じ、ＰチャンネルＭＯ８ＦＥＴ３のドレインには″
′Ｈ２レベルが生じ、各々のレベルは第２および第１信
号出力端子９，８よシ出力される。
次に、信号入力端子１に“Ｈ”レベル（５ｖ）を入力す
ると、ＮチャンネルＭＯ８ＦＥＴ ２およびＰチキンネ
ルＭＯ３ＦＥＴ ３の各々のダートに“Ｈ″レベル伝達
されるため、第２図の特性によシ、ＮチャンネルＭＯ８
ＦＥＴ ２のソース・ドレインは導通し、Ｐチャンネル
ＭＯ８ＦＥＴ ３のソース・ドレインは開放となる。よ
って、ＮチャンネルＭＯ８ＦＥＴ ２のドレインは第２
固定電源電位と導通して′Ｌ”レベルとなシ、Ｐチャン
ネルＭＯ８ＦＥＴ ３のドレイン側も抵抗５を通して第
２固定電源電位と接続されているため、やはシ“Ｌ＃レ
ベルとなシ、各々のレベルは第２及び第１信号出力端子
９．８よシ出力される。
ると、ＮチャンネルＭＯ８ＦＥＴ ２およびＰチキンネ
ルＭＯ３ＦＥＴ ３の各々のダートに“Ｈ″レベル伝達
されるため、第２図の特性によシ、ＮチャンネルＭＯ８
ＦＥＴ ２のソース・ドレインは導通し、Ｐチャンネル
ＭＯ８ＦＥＴ ３のソース・ドレインは開放となる。よ
って、ＮチャンネルＭＯ８ＦＥＴ ２のドレインは第２
固定電源電位と導通して′Ｌ”レベルとなシ、Ｐチャン
ネルＭＯ８ＦＥＴ ３のドレイン側も抵抗５を通して第
２固定電源電位と接続されているため、やはシ“Ｌ＃レ
ベルとなシ、各々のレベルは第２及び第１信号出力端子
９．８よシ出力される。
以上の関係をまとめると第１表のようになる。
この表より明らかなように、信号入力端子１へ入力され
る“Ｈ″、オープン、”Ｌ”レベルは２ビットバイナリ
信号にデコードされて出力される。
る“Ｈ″、オープン、”Ｌ”レベルは２ビットバイナリ
信号にデコードされて出力される。
しかし、上記従来の三状態入力回路には次のような欠点
があった。
があった。
（１）信号入力端子１のいかなる状態においても常に電
流が流れ、低消費電力を必要とする回路装置内では使用
困難であった。たとえば、第１固定電源電位入力端子６
が６〜１６Ｖで数１００μ八程度の電流が流れる。
流が流れ、低消費電力を必要とする回路装置内では使用
困難であった。たとえば、第１固定電源電位入力端子６
が６〜１６Ｖで数１００μ八程度の電流が流れる。
（２）分圧回路を構成する抵抗１０．１１は、部品点数
を削減するため半導体基板表面に拡散して形成されるが
、実際には、抵抗１０ ’＋ １１は、各々設計値を中
心として同方向に変動しない。したがって、分圧された
電圧が変動するため、ＰチャンネルＭＯ８ＦＥＴ ３及
びＮチャンネルＭＯ８ＦＥＴ ２のソース・ドレイン間
を共に導通させるバイアス電位が得にくい。
を削減するため半導体基板表面に拡散して形成されるが
、実際には、抵抗１０ ’＋ １１は、各々設計値を中
心として同方向に変動しない。したがって、分圧された
電圧が変動するため、ＰチャンネルＭＯ８ＦＥＴ ３及
びＮチャンネルＭＯ８ＦＥＴ ２のソース・ドレイン間
を共に導通させるバイアス電位が得にくい。
（３）Ｐ及びＮチャンネルＭＯ８ＦＥＴ ３ 、２のス
レッショルド電位（ＶＴ）は製造工程上の条件により変
動するため、正確に設計値に一致させることが困難であ
る。実際に、ＰチャンネルＭＯ８ＦＥＴ ３のｖＴはグ
ランド電位を基準にして減少傾向にあシ、Ｎチャンネル
ＭＯ８ＦＥＴ ２のｖＴは電源電位を基準にして減少傾
向にある。したがって、信号入力端子１がオープン状態
であることを判定する動作範囲が狭くなるため、誤動作
の原因となる。特に、従来回路では、実用上、５Ｖ以下
の電源電圧で動作させることは困難であった。
レッショルド電位（ＶＴ）は製造工程上の条件により変
動するため、正確に設計値に一致させることが困難であ
る。実際に、ＰチャンネルＭＯ８ＦＥＴ ３のｖＴはグ
ランド電位を基準にして減少傾向にあシ、Ｎチャンネル
ＭＯ８ＦＥＴ ２のｖＴは電源電位を基準にして減少傾
向にある。したがって、信号入力端子１がオープン状態
であることを判定する動作範囲が狭くなるため、誤動作
の原因となる。特に、従来回路では、実用上、５Ｖ以下
の電源電圧で動作させることは困難であった。
（発明の目的）
この発明は前記の欠点を除去するために考えられたもの
であり、低消費電力化が行え、かつ製造工程中に生じる
ＭＯ８ＦＥＴのスレッショルド電圧ｖＴの変動による誤
動作を防止し得、さらに５Ｖ以下の低電源電位でも安定
に動作する三状態入力回路を提供することを目的とする
。
であり、低消費電力化が行え、かつ製造工程中に生じる
ＭＯ８ＦＥＴのスレッショルド電圧ｖＴの変動による誤
動作を防止し得、さらに５Ｖ以下の低電源電位でも安定
に動作する三状態入力回路を提供することを目的とする
。
（発明の概要）
すなわち、この発明の三状態入力回路線、タイミング信
号により順次周期的に入力状態を判定し、その結果を記
憶手段に保持した後、２ビットバイナリ信号として出力
することを特徴とする。
号により順次周期的に入力状態を判定し、その結果を記
憶手段に保持した後、２ビットバイナリ信号として出力
することを特徴とする。
（実施例）
以下、この発明の一実施例を図面を参照して説明する。
第３図はこの発明の一実施例であシ、信号入力端子１６
は、入力信号をディジタル信号に判定するＣ −ＭＯＳ
バッファ回路（以下、単に）々ソファという）１７全通
して第１のデータフリップフロップ回路（以下Ｄ−ＦＦ
と略す）２１と第２のデータフリップフロップ回路（以
下Ｄ−ＦＦと略す）２２のデータ入力端に接続される。
は、入力信号をディジタル信号に判定するＣ −ＭＯＳ
バッファ回路（以下、単に）々ソファという）１７全通
して第１のデータフリップフロップ回路（以下Ｄ−ＦＦ
と略す）２１と第２のデータフリップフロップ回路（以
下Ｄ−ＦＦと略す）２２のデータ入力端に接続される。
又、信号入力端子１６は、ＰチャンネルＭＯ３ＦＥＴ
（以下Ｐ−ＭＯ８と略す）１８とＮチャンネルＭＯ８Ｆ
ＥＴ （以下Ｎ−ＭＯ８と略す）１９によυ構成された
Ｃ −ＭＯＳインバータ回路２５の出力に接続されてい
る。
（以下Ｐ−ＭＯ８と略す）１８とＮチャンネルＭＯ８Ｆ
ＥＴ （以下Ｎ−ＭＯ８と略す）１９によυ構成された
Ｃ −ＭＯＳインバータ回路２５の出力に接続されてい
る。
Ｐ−ＭＯ８１８ノア −、’、１ｊＶＤＤ （Ｔｈｔ源
電位）に、ドレインは、Ｎ−ＭＯ８１９のドレインとと
もにＣ−ＭＯＳインバータ回路２５の出力となり、Ｎ−
ＭＯＳｉ２のソースはＧＮＤ （低電源電位）に接続さ
れ、Ｐ−ＭＯ８１８とＮ−ＭＯＳｉ２のダートは共に第
１制御信号入力端子２０に接続されている。又、第１お
よび第２記憶手段としての前記Ｄ−ＦＦ２１゜２２のク
ロック入力端子は共に第２制御信号入力端子２６に、又
、Ｄ−ＦＦ ２１ 、２２のＱ出力端は、各々、第１信
号出力端子（第１信号出力部）２３と第２信号出力端子
（第２信号出力部）２４に接続されている。
電位）に、ドレインは、Ｎ−ＭＯ８１９のドレインとと
もにＣ−ＭＯＳインバータ回路２５の出力となり、Ｎ−
ＭＯＳｉ２のソースはＧＮＤ （低電源電位）に接続さ
れ、Ｐ−ＭＯ８１８とＮ−ＭＯＳｉ２のダートは共に第
１制御信号入力端子２０に接続されている。又、第１お
よび第２記憶手段としての前記Ｄ−ＦＦ２１゜２２のク
ロック入力端子は共に第２制御信号入力端子２６に、又
、Ｄ−ＦＦ ２１ 、２２のＱ出力端は、各々、第１信
号出力端子（第１信号出力部）２３と第２信号出力端子
（第２信号出力部）２４に接続されている。
第４図（ａ）および（ｂ）は、第３図の第１制御信号入
力端子２０と第２制御信号入力端子２６に入力するタイ
ミング信号（第１および第２タイミング信号）を示す。
力端子２０と第２制御信号入力端子２６に入力するタイ
ミング信号（第１および第２タイミング信号）を示す。
以下、第４図の信号波形図を参照して第３図の三状態入
力回路の動作について説明する。
力回路の動作について説明する。
今、ＶＤＤ （高電源電位）に＋５Ｖ、ＧＮＤ（低電源
電位）にＯｖを加え、信号入力端子１６に“Ｌ”レベル
（Ｏｖ）を加えたとする。この状態の時に第１．第２制
御信号入力端子２０．２６に第４図（ａｉ 、 （ｂ）
のタイミング信号を入力すれば、次のように動作する。
電位）にＯｖを加え、信号入力端子１６に“Ｌ”レベル
（Ｏｖ）を加えたとする。この状態の時に第１．第２制
御信号入力端子２０．２６に第４図（ａｉ 、 （ｂ）
のタイミング信号を入力すれば、次のように動作する。
まず、第４図（ａ）の０１区間では、第１制御信号入力
端子２０にＷ″Ｌ″Ｌ″レベルされているため、Ｃ−Ｍ
ＯＳインバータ回路２５は、Ｐ−ＭＯ８１８のソース舎
ドレインが導通し、Ｎ−ＭＯ８１９のソース・ドレイン
間は開放している。よって、Ｃ−ＭＯＳインバータ回路
２５の出力すなわち信号入力端子１６に”Ｈ”レベル（
ＶＤＤｔ位）が出力されようとする。しかし、Ｐ−ＭＯ
８１８のソースＱドレイン間の抵抗値が高く（数１ＯＫ
Ω〜数１００にΩ）、信号入力端子１６に入力されてい
るＬ”レベル（０■）のインピーダンスが低い（数にΩ
）場合には、Ｐ−ＭＯ８１８のソース・ドレイン間で電
圧降下を起こし、信号入力端子１６は”Ｌ″レベル０■
）に保たれる。
端子２０にＷ″Ｌ″Ｌ″レベルされているため、Ｃ−Ｍ
ＯＳインバータ回路２５は、Ｐ−ＭＯ８１８のソース舎
ドレインが導通し、Ｎ−ＭＯ８１９のソース・ドレイン
間は開放している。よって、Ｃ−ＭＯＳインバータ回路
２５の出力すなわち信号入力端子１６に”Ｈ”レベル（
ＶＤＤｔ位）が出力されようとする。しかし、Ｐ−ＭＯ
８１８のソースＱドレイン間の抵抗値が高く（数１ＯＫ
Ω〜数１００にΩ）、信号入力端子１６に入力されてい
るＬ”レベル（０■）のインピーダンスが低い（数にΩ
）場合には、Ｐ−ＭＯ８１８のソース・ドレイン間で電
圧降下を起こし、信号入力端子１６は”Ｌ″レベル０■
）に保たれる。
この信号入力端子１６の″Ｌ″レベルは、バッファ１７
ｆ：通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝
達されている。そして、第１制御信号入力端子２０の”
Ｌ ”レベルが”Ｈ”レベルになる直前に第２制御信
号入力端子２６がＬ”レベルから″Ｈ＃レベルに立ち上
がるとすれば、この前縁で、Ｄ−ＦＦ２１は、データ入
力端に入力されているデータ信号を読み込んでＱ出力端
よ多出力するため、第１信号出力端子２３はＩＬ”レベ
ルになる。
ｆ：通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝
達されている。そして、第１制御信号入力端子２０の”
Ｌ ”レベルが”Ｈ”レベルになる直前に第２制御信
号入力端子２６がＬ”レベルから″Ｈ＃レベルに立ち上
がるとすれば、この前縁で、Ｄ−ＦＦ２１は、データ入
力端に入力されているデータ信号を読み込んでＱ出力端
よ多出力するため、第１信号出力端子２３はＩＬ”レベ
ルになる。
次に、第１制御信号入力端子２０に″Ｈ＃レベルが入力
される第４図の０２区間では、Ｃ−ＭＯＳインバータ回
路２５は、Ｐ−ＭＯ８１８のソース榔ドレイン間が開放
し、Ｎ−ＭＯＳｉ２のソース・ドレイン間は導通する。
される第４図の０２区間では、Ｃ−ＭＯＳインバータ回
路２５は、Ｐ−ＭＯ８１８のソース榔ドレイン間が開放
し、Ｎ−ＭＯＳｉ２のソース・ドレイン間は導通する。
このため、Ｃ−ＭＯＳインバータ回路２５の出力すなわ
ち信号入力端子１６に゛Ｌ″レベル（ＧＮＤ電位）が出
力される。この時、信号入力端子１６には″Ｌ＃レベル
（Ｏｖ）が入力されている。このため、信号入力端子１
６は、全く電流が流れることなく ”Ｌ”レベルを保つ
ことになる。
ち信号入力端子１６に゛Ｌ″レベル（ＧＮＤ電位）が出
力される。この時、信号入力端子１６には″Ｌ＃レベル
（Ｏｖ）が入力されている。このため、信号入力端子１
６は、全く電流が流れることなく ”Ｌ”レベルを保つ
ことになる。
この信号入力端子１６のＩ、 ｎレベルは、バッファ１
７を通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝
達されている。そして、第１制御信号入力端子２０の″
′Ｈ＃レベルが“Ｌ”レベルに変わる直前で第２制御信
号入力端子２６が″Ｈ＃レベルから’Ｌ・レベルに立ち
下がるとすれば、この後縁で、Ｄ−ＦＦ２２は、データ
入力端に入力されているデータ信号を読み込んでＱ出力
端よ多出力するため、第２信号出力端子２４は“Ｌ″レ
ベルなる。
７を通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝
達されている。そして、第１制御信号入力端子２０の″
′Ｈ＃レベルが“Ｌ”レベルに変わる直前で第２制御信
号入力端子２６が″Ｈ＃レベルから’Ｌ・レベルに立ち
下がるとすれば、この後縁で、Ｄ−ＦＦ２２は、データ
入力端に入力されているデータ信号を読み込んでＱ出力
端よ多出力するため、第２信号出力端子２４は“Ｌ″レ
ベルなる。
次に、信号入力端子１６をオープンにした状態で、第１
および第２制御信号入力端子２０ 、２６に第４図（ａ
） 、 （ｂ） ’ｌｘるタイミング信号を入力すれば
以下のように動作する。
および第２制御信号入力端子２０ 、２６に第４図（ａ
） 、 （ｂ） ’ｌｘるタイミング信号を入力すれば
以下のように動作する。
まず、第４図（ａ）のＣ１区間では、第１制御信号入力
端子２０に″Ｌ″レベルが入力されているため、Ｃ−Ｍ
ＯＳインバータ回路２５は、Ｐ−ＭＯ８１８のソース−
ドレインが導通し、Ｎ−ＭＯ８１９のソース−ドレイン
間は開放している。よって、’Ｃ−ＭＯＳインバータ回
路２５の出力すなわち信号入力端子１６にＨ”レベル（
ＶＤＤ電位）が出力される（この状態では電流が全く流
れない）。
端子２０に″Ｌ″レベルが入力されているため、Ｃ−Ｍ
ＯＳインバータ回路２５は、Ｐ−ＭＯ８１８のソース−
ドレインが導通し、Ｎ−ＭＯ８１９のソース−ドレイン
間は開放している。よって、’Ｃ−ＭＯＳインバータ回
路２５の出力すなわち信号入力端子１６にＨ”レベル（
ＶＤＤ電位）が出力される（この状態では電流が全く流
れない）。
この信号入力端子１６のＨ”レベルは、ノクツファ１７
を通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝達
されている。そして、第１制御信号入力端子２０の゛Ｌ
″レベルが”Ｈ″レベル変わる直前に第２制御信号入力
端子２６の“Ｌ”レベルが“Ｈ″レベル立ち上がるため
、この前縁で、Ｄ−ＦＦ２１は、データ入力端に入力さ
れているデータ信号を読み込んで出力するため、第１信
号出力端子２３は″Ｈ″レベルとなる。
を通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝達
されている。そして、第１制御信号入力端子２０の゛Ｌ
″レベルが”Ｈ″レベル変わる直前に第２制御信号入力
端子２６の“Ｌ”レベルが“Ｈ″レベル立ち上がるため
、この前縁で、Ｄ−ＦＦ２１は、データ入力端に入力さ
れているデータ信号を読み込んで出力するため、第１信
号出力端子２３は″Ｈ″レベルとなる。
次に、第１制御信号入力端子２０に１Ｈ＃レベルが入力
される第４図の０２区間では、Ｃ−ＭＯＳインバータ回
路２５は、Ｄ−ＭＯ８１８のソースΦドレイン間が開放
し、Ｎ−ＭＯＳｉ２のソース・ドレイン間が導通する。
される第４図の０２区間では、Ｃ−ＭＯＳインバータ回
路２５は、Ｄ−ＭＯ８１８のソースΦドレイン間が開放
し、Ｎ−ＭＯＳｉ２のソース・ドレイン間が導通する。
このため、Ｃ−ＭＯＳインバータ回路２５の出力すなわ
ち信号入力端子１６は、“Ｌ＃レベル（ＧＮＤ電位）と
なる（この状態でも電流は全く流れない）。
ち信号入力端子１６は、“Ｌ＃レベル（ＧＮＤ電位）と
なる（この状態でも電流は全く流れない）。
信号入力端子１６の”Ｌ”レベルは、バッファ１７を通
してＤ−ＦＦ２１，２２のデータ入力端に伝達される。
してＤ−ＦＦ２１，２２のデータ入力端に伝達される。
そして、第１制御信号入力端子２０の“Ｈ”レベルが″
′Ｌ＃レベルに変わる直前で第２制御信号入力端子２６
が１Ｈ”レベルから“Ｌ″レベル立ち下がるとすれば、
この後縁で、Ｄ−ＦＦ ２２は、データ入力端に入力さ
れているデータ信号を読み込んで出力するため、第２信
号出力端子２４は１Ｌ”レベルとなる。
′Ｌ＃レベルに変わる直前で第２制御信号入力端子２６
が１Ｈ”レベルから“Ｌ″レベル立ち下がるとすれば、
この後縁で、Ｄ−ＦＦ ２２は、データ入力端に入力さ
れているデータ信号を読み込んで出力するため、第２信
号出力端子２４は１Ｌ”レベルとなる。
最後に、信号入力端子１６に″″Ｈ＃Ｈ＃レベルし、第
１および第２制御信号入力端子２０ 、２６に第４図（
ａ）、ω）なるタイミング信号を入力すれば以下のよう
に動作する。
１および第２制御信号入力端子２０ 、２６に第４図（
ａ）、ω）なるタイミング信号を入力すれば以下のよう
に動作する。
まず、第４図（ａ）の０１区間では、第１制御信号入力
端子２０に″′Ｌ″レベルが入力されているため、Ｃ−
ＭＯＳインバータ回路２５は、Ｐ−ＭＯ８１８のソース
・ドレイン間が導通し、Ｎ−ＭＯＳｉ２のソース・ドレ
イン間が開放となる。このため、Ｃ−ＭＯＳインバータ
回路２５の出力すなわち信号入力端子１６に′Ｈ”レベ
ル（ＶＤＤ電位）が出力される。
端子２０に″′Ｌ″レベルが入力されているため、Ｃ−
ＭＯＳインバータ回路２５は、Ｐ−ＭＯ８１８のソース
・ドレイン間が導通し、Ｎ−ＭＯＳｉ２のソース・ドレ
イン間が開放となる。このため、Ｃ−ＭＯＳインバータ
回路２５の出力すなわち信号入力端子１６に′Ｈ”レベ
ル（ＶＤＤ電位）が出力される。
この時、信号入力端子１６ＫＵ’Ｈ”レベルが入力され
ている。このため、信号入力端子１６は、全く電流が流
れることなくゝ゛Ｈ″Ｈ″レベルこととなる。
ている。このため、信号入力端子１６は、全く電流が流
れることなくゝ゛Ｈ″Ｈ″レベルこととなる。
この信号入力端子１６の“Ｈ＃レベルは、バッファ１７
全通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝達
される。そして、第１制御信号入力端子２０の”Ｌ”レ
ベルが“Ｉ（”レベルに変わる直前に第２制御信号入力
端子２６の６Ｌ＃レベルが“Ｈ”レベルに立ち上がるた
め、この前縁で、Ｄ−ＦＦ２１は、データ入力端に入力
されているデータ信号を読み込んで出力するため、第１
信号出力端子２３は″′Ｈ＃レベルとなる。
全通してＤ−ＦＦ ２１ 、２２のデータ入力端に伝達
される。そして、第１制御信号入力端子２０の”Ｌ”レ
ベルが“Ｉ（”レベルに変わる直前に第２制御信号入力
端子２６の６Ｌ＃レベルが“Ｈ”レベルに立ち上がるた
め、この前縁で、Ｄ−ＦＦ２１は、データ入力端に入力
されているデータ信号を読み込んで出力するため、第１
信号出力端子２３は″′Ｈ＃レベルとなる。
次に、第１制御信号入力端子２０に”Ｈ＃レベルが入力
される第４図の０２区間では、Ｃ−ＭＯＳインバータ回
路２５は、Ｐ−ＭＯ８１８のソース・ドレイン間が開放
し、Ｎ−ＭＯ８１９のソース・ドレイン間が導通する。
される第４図の０２区間では、Ｃ−ＭＯＳインバータ回
路２５は、Ｐ−ＭＯ８１８のソース・ドレイン間が開放
し、Ｎ−ＭＯ８１９のソース・ドレイン間が導通する。
このため、Ｃ−ＭＯＳインバータ回路２５の出力すなわ
ち信号入力端子１６は、Ｌ”レベルＣＧＮＤ電位）が出
力されようとする。
ち信号入力端子１６は、Ｌ”レベルＣＧＮＤ電位）が出
力されようとする。
しかし、Ｎ−ＭＯ８１９のソースφドレイン間の抵抗値
が高く（数１ＯＫΩ〜数１００にΩ）、信号入力端子１
６に入力されている”Ｈ”レベルのインピーダンスが低
い（数にΩ）場合には、Ｎ−ＭＯＳ １９のソース・ド
レイン間で電圧降下を起こし、信号入力端子１６は″′
Ｈ″レベルに保たれる。
が高く（数１ＯＫΩ〜数１００にΩ）、信号入力端子１
６に入力されている”Ｈ”レベルのインピーダンスが低
い（数にΩ）場合には、Ｎ−ＭＯＳ １９のソース・ド
レイン間で電圧降下を起こし、信号入力端子１６は″′
Ｈ″レベルに保たれる。
この信号入力端子１６０°′Ｈ＃レベルは、バッファ１
７を通してＤ−ＦＦ２１，２２のデータ入力端に伝達さ
れる。そして、第１制御信号入力端子加が”Ｈ”レベル
から１“Ｌ＃レベルに変わる直前で第２制御信号入力端
子２６が“Ｈ＃レベルかう″Ｌ＃レベルに立ち下がると
すれば、この後縁で、Ｄ−ＦＦ２２は、データ入力端に
入力されているデータ信号で読み込んで出力するため、
第２信号出力端子２４は°“Ｈ”レベルとなる。
７を通してＤ−ＦＦ２１，２２のデータ入力端に伝達さ
れる。そして、第１制御信号入力端子加が”Ｈ”レベル
から１“Ｌ＃レベルに変わる直前で第２制御信号入力端
子２６が“Ｈ＃レベルかう″Ｌ＃レベルに立ち下がると
すれば、この後縁で、Ｄ−ＦＦ２２は、データ入力端に
入力されているデータ信号で読み込んで出力するため、
第２信号出力端子２４は°“Ｈ”レベルとなる。
以上の入出力関係ヲマとめると第２表のようにガる。
第 ２ 表
この表から明らかなように、信号入力端子１６へ入力さ
れる”Ｈ”、”オープン”、“Ｌ” レベルは、デコー
ドされて、２つの信号出力端子２３．２４より出力され
る。
れる”Ｈ”、”オープン”、“Ｌ” レベルは、デコー
ドされて、２つの信号出力端子２３．２４より出力され
る。
ガお、以上の説明では、Ｐ−ＭＯ８１８、Ｎ−ＭＯＳｉ
２のソース・ドレインが導通した時の抵抗値を大きい（
数１ＯＫΩ〜数１００にΩ程度）としたが、この抵抗値
を下げ（数にΩ）て、Ｃ−ＭＯＳイン・り一夕回路の出
力から信号入力端子間に高抵抗（数１０にΩ〜数１０Ｏ
ＫΩ程度）を入れても良い（信号入力端子１６からは、
高抵抗負荷としてのＣ−ＭＯＳインバータ回路となる）
。
２のソース・ドレインが導通した時の抵抗値を大きい（
数１ＯＫΩ〜数１００にΩ程度）としたが、この抵抗値
を下げ（数にΩ）て、Ｃ−ＭＯＳイン・り一夕回路の出
力から信号入力端子間に高抵抗（数１０にΩ〜数１０Ｏ
ＫΩ程度）を入れても良い（信号入力端子１６からは、
高抵抗負荷としてのＣ−ＭＯＳインバータ回路となる）
。
１又、記憶手段としてのＤ−ＦＦの読み込ミ用ノヤルス
信号をＤ−ＦＦ ２１ 、２２とも共通化し、前縁と後
縁で読み込むようにしたが、第２および第３タイミング
信号の２つの読み込み用／やルス信号を用いてＤ−ＦＦ
２１と２２を各々別々に制御してもかまわない。ただ、
Ｃ−ＭＯＳインバータ回路のケ゛−ト信号が切り替わる
直前に、２つのＤ−ＦＦは、データ入力端信号をそれぞ
れ又互に読み込む必要がある。
信号をＤ−ＦＦ ２１ 、２２とも共通化し、前縁と後
縁で読み込むようにしたが、第２および第３タイミング
信号の２つの読み込み用／やルス信号を用いてＤ−ＦＦ
２１と２２を各々別々に制御してもかまわない。ただ、
Ｃ−ＭＯＳインバータ回路のケ゛−ト信号が切り替わる
直前に、２つのＤ−ＦＦは、データ入力端信号をそれぞ
れ又互に読み込む必要がある。
しかして、以上のような三状態入力回路によれば、以下
のような利点が有る。
のような利点が有る。
（１）従来回路のように入力のオープン状態を判定する
ために必要々分圧回路を必要としないこと、および、こ
の入力回路においてはＣ−ＭＯＳインバータ回路２５を
使用するため、Ｐ−ＭＯ８１８、Ｎ−ＭＯ８１９が同時
に導通し続けることがないため、数１０μＷ程度の極め
て低消費電力で動作が可能となる。々お、この入力回路
において、記憶手段としてのデータフリップフロップ回
路２１ 、２２及びタイミング信号を発生する回路を必
要とするが、これらは、Ｃ−ＭＯ８Ｐ−）回路で構成で
きるため、数１０μ八程度の動作電流しか消費しない。
ために必要々分圧回路を必要としないこと、および、こ
の入力回路においてはＣ−ＭＯＳインバータ回路２５を
使用するため、Ｐ−ＭＯ８１８、Ｎ−ＭＯ８１９が同時
に導通し続けることがないため、数１０μＷ程度の極め
て低消費電力で動作が可能となる。々お、この入力回路
において、記憶手段としてのデータフリップフロップ回
路２１ 、２２及びタイミング信号を発生する回路を必
要とするが、これらは、Ｃ−ＭＯ８Ｐ−）回路で構成で
きるため、数１０μ八程度の動作電流しか消費しない。
したがって、入力回路全体の消費電力増加にほとんど影
響を与えない。
響を与えない。
（２）この三状態入力回路は、Ｃ−ＭＯＳインバータ回
路２５、バッファ１７のｖＴを厳しく設定する必要がな
いため、電圧変動に強く、従来回路より広い範囲（３Ｖ
〜１６Ｖ）、特に低電圧で使用できる１、又、製造歩留
＃）を大幅に改善できる。
路２５、バッファ１７のｖＴを厳しく設定する必要がな
いため、電圧変動に強く、従来回路より広い範囲（３Ｖ
〜１６Ｖ）、特に低電圧で使用できる１、又、製造歩留
＃）を大幅に改善できる。
（発明の効果）
以上説明したように、この発明の三状態入力回路によれ
ば、タイミング信号により順次周期的に入力状態を判定
し、その結果を記憶手段に保持した後、２ビットバイナ
リ信号として出力するようにしたので、低消費電力化が
はかれ、かつ電源電圧変動に強く、シかも使用電源電圧
範囲も広くなる。この発明の三状態入力回路は、端子数
削減を必要とする大規模集積回路において特に有効であ
る。
ば、タイミング信号により順次周期的に入力状態を判定
し、その結果を記憶手段に保持した後、２ビットバイナ
リ信号として出力するようにしたので、低消費電力化が
はかれ、かつ電源電圧変動に強く、シかも使用電源電圧
範囲も広くなる。この発明の三状態入力回路は、端子数
削減を必要とする大規模集積回路において特に有効であ
る。
、第１図は従来の王状態入力回路を示す回路図、第２図
μ第１図の回路で用いるＭＯ８ＦＥＴの電源電位及びグ
ランド電位に対するスレッショルド電圧を示す特性図、
第３図はこの発明による三状態入力回路の一冥施例を示
す回路図、第４図は第３図の回路で用いるタイミング信
号の波形図である。 １６・・・信号入力端子、１７・・・Ｃ−ＭＯＳバッフ
ァ回路、１８・・・ＰチャンネルＭＯ８ＦＥＴ 、１９
・・・ＮチャンネルＭＯ３ＦＥＴ 、２０・・・第１制
御信号入力端子、２１．２２・・・第１．第２のデータ
フリップフロップ回路、２３・・・第１信号出力端子、
２４．。 第２信号出力端子、２５・・・Ｃ−ＭＯＳインバータ回
路、２６・・・第２制御信号入力端子。 第１図 第２図 第３図 第４図 （ｂ） 手続補正書 昭和５９年６月１２０ ！１１許庁長官若 杉 和失敗 ］、事件の表示 昭和５８年 特 許 願第１６８２６９ 号２ 発明の
名称 三状態入力回路 ３ 補正をする者 事件どの関係 特 許 用願人 （０２９）沖電気工業株式会社 ４、代理！（ ５ｉｌｌｉ正命令の目利 昭和 年 月 日 （自発）
６ 補止の対象 明細省の発明の詳細な説明の欄 ７ 補正の内容 芳ト綬チデ誦〒シ １）明細曹１４頁５行ｒＤ−ＭＯ８ＪをｒＰ−ＭＯ８Ｊ
と訂正する。
μ第１図の回路で用いるＭＯ８ＦＥＴの電源電位及びグ
ランド電位に対するスレッショルド電圧を示す特性図、
第３図はこの発明による三状態入力回路の一冥施例を示
す回路図、第４図は第３図の回路で用いるタイミング信
号の波形図である。 １６・・・信号入力端子、１７・・・Ｃ−ＭＯＳバッフ
ァ回路、１８・・・ＰチャンネルＭＯ８ＦＥＴ 、１９
・・・ＮチャンネルＭＯ３ＦＥＴ 、２０・・・第１制
御信号入力端子、２１．２２・・・第１．第２のデータ
フリップフロップ回路、２３・・・第１信号出力端子、
２４．。 第２信号出力端子、２５・・・Ｃ−ＭＯＳインバータ回
路、２６・・・第２制御信号入力端子。 第１図 第２図 第３図 第４図 （ｂ） 手続補正書 昭和５９年６月１２０ ！１１許庁長官若 杉 和失敗 ］、事件の表示 昭和５８年 特 許 願第１６８２６９ 号２ 発明の
名称 三状態入力回路 ３ 補正をする者 事件どの関係 特 許 用願人 （０２９）沖電気工業株式会社 ４、代理！（ ５ｉｌｌｉ正命令の目利 昭和 年 月 日 （自発）
６ 補止の対象 明細省の発明の詳細な説明の欄 ７ 補正の内容 芳ト綬チデ誦〒シ １）明細曹１４頁５行ｒＤ−ＭＯ８ＪをｒＰ−ＭＯ８Ｊ
と訂正する。
Claims (1)
- （１）第１タイミング信号によ多信号入力端子に第１と
第２の電源電位レベルを伝達する負荷手段としてのＣ−
ＭＯＳインバータ回路と、信号入力端子の入力信号をデ
イヅタル信号に判定するＣ−ＭＯＳバッファ回路と、と
のＣ−ＭＯＳバッファ回路の出力信号を第２タイミング
信号によシ選択的に保持して第１信号出力部へ出力する
第１記憶手段と、第２もしくは第３タイミング信号によ
シ選択的に前記Ｃ−ＭＯＳバッファ回路の出力信号を保
持して第２信号出力部へ出力する第２記憶手段とを具備
してなる三状態入力回路。 （２１Ｃ−ＭＯＳインバータ回路を構成するＰチャンネ
ルＭＯ８ＦＥＴ及びＮ−チャンネルＭＯ８ＦＥＴのソー
ス・ドレイン間が導通した時の抵抗値が数１０にΩから
数１０ＯＫΩ程度の高抵抗であることを特徴とする特許
請求の範囲第１項記載の三状態入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168269A JPS6062234A (ja) | 1983-09-14 | 1983-09-14 | 三状態入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168269A JPS6062234A (ja) | 1983-09-14 | 1983-09-14 | 三状態入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6062234A true JPS6062234A (ja) | 1985-04-10 |
Family
ID=15864882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168269A Pending JPS6062234A (ja) | 1983-09-14 | 1983-09-14 | 三状態入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062234A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60187129A (ja) * | 1984-03-07 | 1985-09-24 | Fujitsu Ltd | ３値コントロ−ル入力回路 |
| JPS62260418A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | フリツプフロツプ回路 |
| US7259588B2 (en) | 2003-07-29 | 2007-08-21 | Lexmark International Inc. | Tri-state detection circuit for use in devices associated with an imaging system |
| JP2007259160A (ja) * | 2006-03-24 | 2007-10-04 | Matsushita Electric Ind Co Ltd | ３値検出回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146534A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Input circuit |
-
1983
- 1983-09-14 JP JP58168269A patent/JPS6062234A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146534A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Input circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60187129A (ja) * | 1984-03-07 | 1985-09-24 | Fujitsu Ltd | ３値コントロ−ル入力回路 |
| JPS62260418A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | フリツプフロツプ回路 |
| US7259588B2 (en) | 2003-07-29 | 2007-08-21 | Lexmark International Inc. | Tri-state detection circuit for use in devices associated with an imaging system |
| JP2007259160A (ja) * | 2006-03-24 | 2007-10-04 | Matsushita Electric Ind Co Ltd | ３値検出回路 |
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