JPS60187129A - ３値コントロ−ル入力回路 - Google Patents
３値コントロ−ル入力回路Info
- Publication number
- JPS60187129A JPS60187129A JP59043641A JP4364184A JPS60187129A JP S60187129 A JPS60187129 A JP S60187129A JP 59043641 A JP59043641 A JP 59043641A JP 4364184 A JP4364184 A JP 4364184A JP S60187129 A JPS60187129 A JP S60187129A
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- JP
- Japan
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- clock
- pull
- terminal
- logical
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は３１１１！ｉ、コントロール入力回路、すなわ
ち３値會判別して制御する回路に関し、多モード金石す
る機器のモード切換等に適用される。
ち３値會判別して制御する回路に関し、多モード金石す
る機器のモード切換等に適用される。
従来技術
従来、多モード切換に用いられる３値コントロ一ル入力
回路は、３値の電源、例えば歯イ５７−の端子（５Ｖ）
、接地端子（ＯＶ） 、低位ｏ端子（−５Ｖ） 等を
有する電源を用いて構成しておシ、３値の箱、臨を用意
しなければならず、電源が２値で供給される場合不便で
あった。
回路は、３値の電源、例えば歯イ５７−の端子（５Ｖ）
、接地端子（ＯＶ） 、低位ｏ端子（−５Ｖ） 等を
有する電源を用いて構成しておシ、３値の箱、臨を用意
しなければならず、電源が２値で供給される場合不便で
あった。
発明の目的
本発明は、２値の電源により３値をコントロールできる
回路を提供し、上記問題点を解決することを目的とする
。
回路を提供し、上記問題点を解決することを目的とする
。
問題点解決の手段
本発明は、その目的達成のため高位のｔｌＶ、 １５Ｚ
、接地電位、オープンの３状態が入力する端子に第１
のクロックに応じて相補的にオン・オフするスイッチ付
きのプルアップ手段及びプルダウン手段を接続し、さら
に該入力端子を第１及び第２の記１．０手段の入力端子
に接続し、該第１の記憶手段は第１のクロックと位相を
ずらした第２のクロックの立上り又は立下りによってそ
の入力に与えるデ−タを読込み、これを出力し、該第２
の記憶手段は第２のクロックの立下シまたは立上シによ
って入力に与えるデータを読込み、これを出力する。以
下、本発明を実施例によってよ少具体的に説明する。
、接地電位、オープンの３状態が入力する端子に第１
のクロックに応じて相補的にオン・オフするスイッチ付
きのプルアップ手段及びプルダウン手段を接続し、さら
に該入力端子を第１及び第２の記１．０手段の入力端子
に接続し、該第１の記憶手段は第１のクロックと位相を
ずらした第２のクロックの立上り又は立下りによってそ
の入力に与えるデ−タを読込み、これを出力し、該第２
の記憶手段は第２のクロックの立下シまたは立上シによ
って入力に与えるデータを読込み、これを出力する。以
下、本発明を実施例によってよ少具体的に説明する。
発明の実施例
実施例１
第１図において、ＰチャネルトランジスタＴ１のソース
を高位の電位ＶＩ）Ｉ）にｎチャネルトランジスタＴ２
のソースを接地電位ＶＧＮＤに接続し、Ｔ１のドレイン
にプルアップ抵抗４を接続し、Ｔ２のドレインにプルダ
ウン抵抗５を接続し、プルアツフ、プルダウン抵抗４，
５の他端同志を接続し、該接続点（Ａ）に入力端子ｉ２
接続するとともに第１及び第２の記憶回路７，８の入力
りに接続する。ＴＩ、Ｔ２のゲートには、クロックＣＬ
Ｋ １の端子２を接続している。一方、ＣＬＫｌと位相
をずらした他のクロックＣＬＫ２’に第２の記憶装置（
ＦＦ２）８のクロック端子ＣＫに接続し、またＣＬＫ２
をインバータ６を介して第１の記憶装置（ＦＦＩ）７の
クロック端子ＣＫに接続する。第１及び第２の記憶装置
７゜８はＤ端子に加わるクロックの立上シで入力データ
をラッチし、それぞれ端子９．端子１０にラップ−した
データを伝える。
を高位の電位ＶＩ）Ｉ）にｎチャネルトランジスタＴ２
のソースを接地電位ＶＧＮＤに接続し、Ｔ１のドレイン
にプルアップ抵抗４を接続し、Ｔ２のドレインにプルダ
ウン抵抗５を接続し、プルアツフ、プルダウン抵抗４，
５の他端同志を接続し、該接続点（Ａ）に入力端子ｉ２
接続するとともに第１及び第２の記憶回路７，８の入力
りに接続する。ＴＩ、Ｔ２のゲートには、クロックＣＬ
Ｋ １の端子２を接続している。一方、ＣＬＫｌと位相
をずらした他のクロックＣＬＫ２’に第２の記憶装置（
ＦＦ２）８のクロック端子ＣＫに接続し、またＣＬＫ２
をインバータ６を介して第１の記憶装置（ＦＦＩ）７の
クロック端子ＣＫに接続する。第１及び第２の記憶装置
７゜８はＤ端子に加わるクロックの立上シで入力データ
をラッチし、それぞれ端子９．端子１０にラップ−した
データを伝える。
次に、第１図の回路の動作を説明する。
入力端子１は、高位の電位ｖＤＤ 、接地電位ＶＧＮｒ
）。
）。
オープンの３状態が入力する。これらの谷状Ｊ甜ｊσに
分けて説明する。
分けて説明する。
■ 高位の電位ＶＤＤ を入力する時
ノード■はクロックＣＬＫＩによらず常にＶｌｌｌｌ、
すなわち、第１及び第２の記憶回路（ＦＦＩ）（ＦＦ２
）の入力は常に” １ ”となる。ＦＦＩは−ＣＬＫ２
の立下シで′１″をラッチし、ＦＦ２はＣＬｒ（２の立
上シで“１”をラッチし、それぞれ端子９に°’ｉ”。
すなわち、第１及び第２の記憶回路（ＦＦＩ）（ＦＦ２
）の入力は常に” １ ”となる。ＦＦＩは−ＣＬＫ２
の立下シで′１″をラッチし、ＦＦ２はＣＬｒ（２の立
上シで“１”をラッチし、それぞれ端子９に°’ｉ”。
端子ＩＯに“１″を出力する。すなわち出力１．２は共
に”１”である。
に”１”である。
■ 接地電位ＶＧＮＤ ’ｘ大入力る時ノード■はクロ
ックＣＬＫ １によらず常にＶＧＮＩ）となる。す々わ
ち、第１及び第２の記憶回路（ＦＦ１）（ＦＦ２）７
、ｓの入力は常にＯ″となる。
ックＣＬＫ １によらず常にＶＧＮＩ）となる。す々わ
ち、第１及び第２の記憶回路（ＦＦ１）（ＦＦ２）７
、ｓの入力は常にＯ″となる。
したがってＦＦＩ 、 ＦＦ２は０”をラッチし、端子
９ 、１０に′°０”を出力する。すなわち、出力１゜
２は共に０″である。
９ 、１０に′°０”を出力する。すなわち、出力１゜
２は共に０″である。
■ オープンの時
クロックＣＬＫ １によってプルアップ抵抗及びプルタ
ーラン抵抗が交互に動作する。すなわち、ＣＬＫ ｌが
Ｈ”のときｎチャネルトランジスタＴ２がオンしくＰチ
ャネルトランジスタＴ１はオフ）、プルタウン抵抗５が
入力端子１に挿入された形となり、ＣＬＫｌがＬ”のと
きＰチャネルトランジスタ１゛１がオンしくＴｇはオフ
）、プルアップ抵抗４が挿入された形となる。その結果
第２図に示すようにノード■はＣＬＫ １が”Ｈ”とな
るとＬレベルとなり、ＣＬＫＩがＬ”となるとＨレベル
になる。そして、ＣＬＫ２のクロックはＣＬＫＩのクロ
ックに対して少し位相をずらしたクロックを用いており
、ＣＬＫ２のクロックの立下りで記憶回路（ｌｉ’ｌｉ
’ｌ）７がノード■のデータ“１”を読込み、図示のご
とく出力１（端子９）Ｋデータを伝えて、出力１は１″
となる。次に、ＣＬＫ２のクロックの立上シで記憶回路
（ＦＦ２．）８力ζノー・ド■のデーダ’ ｏ ” ６
読込み、図示のととく１１５ツノ２（端子１０ ）にデ
ータな伝えて出力２は“’ ０ ”となる。
ーラン抵抗が交互に動作する。すなわち、ＣＬＫ ｌが
Ｈ”のときｎチャネルトランジスタＴ２がオンしくＰチ
ャネルトランジスタＴ１はオフ）、プルタウン抵抗５が
入力端子１に挿入された形となり、ＣＬＫｌがＬ”のと
きＰチャネルトランジスタ１゛１がオンしくＴｇはオフ
）、プルアップ抵抗４が挿入された形となる。その結果
第２図に示すようにノード■はＣＬＫ １が”Ｈ”とな
るとＬレベルとなり、ＣＬＫＩがＬ”となるとＨレベル
になる。そして、ＣＬＫ２のクロックはＣＬＫＩのクロ
ックに対して少し位相をずらしたクロックを用いており
、ＣＬＫ２のクロックの立下りで記憶回路（ｌｉ’ｌｉ
’ｌ）７がノード■のデータ“１”を読込み、図示のご
とく出力１（端子９）Ｋデータを伝えて、出力１は１″
となる。次に、ＣＬＫ２のクロックの立上シで記憶回路
（ＦＦ２．）８力ζノー・ド■のデーダ’ ｏ ” ６
読込み、図示のととく１１５ツノ２（端子１０ ）にデ
ータな伝えて出力２は“’ ０ ”となる。
以上の結果金まとめると次表のごとくである。、表
実施例２
第３図において、先の実施例１の第１１！Ｘ＋と’ｌ：
１１ト、’。
１１ト、’。
する箇所には同一符号を付してあり、異なる。クー１プ
ルアツプ抵抗４．プルダウン抵抗５を設けるイ（すＫＴ
ｔ、Ｔｇから成る・インノ（−夕の出力に抵抗ｔｉ灸ｒ
直列に挿入していることである。動作は、抵抗１１がプ
ルアップ、プルダウンの両動作金兼ねるも０でおシ、Ｃ
ＬＫＩが”Ｌ”でＴ１がオン、 Ｔ２がメークとなり、
抵抗１１はプルアップ動作をなし、ノー）獲） ｊｄ”
ｔｔ ”となり、他方ＣＬＫＩが” Ｈ”でＴ１がオ
フ、Ｔ２がオンとなって、抵抗１１はプルダウン動作を
なし、ノード（６Ｂ、”Ｌ”となる。以下、先の実施例
１と全く同様であるので省略する。
ルアツプ抵抗４．プルダウン抵抗５を設けるイ（すＫＴ
ｔ、Ｔｇから成る・インノ（−夕の出力に抵抗ｔｉ灸ｒ
直列に挿入していることである。動作は、抵抗１１がプ
ルアップ、プルダウンの両動作金兼ねるも０でおシ、Ｃ
ＬＫＩが”Ｌ”でＴ１がオン、 Ｔ２がメークとなり、
抵抗１１はプルアップ動作をなし、ノー）獲） ｊｄ”
ｔｔ ”となり、他方ＣＬＫＩが” Ｈ”でＴ１がオ
フ、Ｔ２がオンとなって、抵抗１１はプルダウン動作を
なし、ノード（６Ｂ、”Ｌ”となる。以下、先の実施例
１と全く同様であるので省略する。
以上、本発明について詳細に説明したが、上記実施例に
限らず、クロックに応じて相補的にオン・オフする他の
スイッチ手段を用いて、プルアップ及びプルダウン手段
ヲ檜成することができることｔま明らかである。
限らず、クロックに応じて相補的にオン・オフする他の
スイッチ手段を用いて、プルアップ及びプルダウン手段
ヲ檜成することができることｔま明らかである。
発明の効果
本発明の３値コントロ一ル入力回路は２値電源で＠Ｍ’
に構成できる利点があり、多モードを有する棟々の機器
のモード切換に用いて有益である。
に構成できる利点があり、多モードを有する棟々の機器
のモード切換に用いて有益である。
第１図は本発明の３値コントロ一ル入力回路の一実施例
の回路図、 第２図は本発明の一実施例の回路の動作を説明する波形
図、 第３図は本発明の３値コントロ一ル入力回路の他の実施
例の回路図。 １・・・入力端子、２・・・クロック入力端子、３ 伸
の、クロック入力端子、４・・プルアップ抵抗、５・プ
ルダウン抵抗、６・・・インバータ、７・・・第１の記
憶回路、８・・・第２の記憶回路、９・・出力１の端子
、１０・・・出力２の端子、１１・・抵抗。 特許出願人富士通株式会社 代理人弁理士 玉 蟲 久 五 部（、外１名）第１図 Ｍ２図 ■ − １１゛ 出力２ 、。や□ 第３図
の回路図、 第２図は本発明の一実施例の回路の動作を説明する波形
図、 第３図は本発明の３値コントロ一ル入力回路の他の実施
例の回路図。 １・・・入力端子、２・・・クロック入力端子、３ 伸
の、クロック入力端子、４・・プルアップ抵抗、５・プ
ルダウン抵抗、６・・・インバータ、７・・・第１の記
憶回路、８・・・第２の記憶回路、９・・出力１の端子
、１０・・・出力２の端子、１１・・抵抗。 特許出願人富士通株式会社 代理人弁理士 玉 蟲 久 五 部（、外１名）第１図 Ｍ２図 ■ − １１゛ 出力２ 、。や□ 第３図
Claims (1)
- 入力端子に、クロックに応じて相補的にオン・オフする
スイツヂイ」のプルアップおよびプルダウン手段を接続
し、さらに該入力端子を第１および第２の記憶手段の入
力端子に接続し、該第１の記憶手段は前記クロックと位
相をずらした他のクロックの立上りまたは立下りによっ
てその入力に与えるデータを読込み、これを出力し、該
第２の記憶手段は前記他のクロックの立下りまたは立上
シによって入力に与えるデータを読込み、これを出力す
るように構成したことを特徴とする３！コントロ一ル入
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59043641A JPS60187129A (ja) | 1984-03-07 | 1984-03-07 | ３値コントロ−ル入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59043641A JPS60187129A (ja) | 1984-03-07 | 1984-03-07 | ３値コントロ−ル入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60187129A true JPS60187129A (ja) | 1985-09-24 |
Family
ID=12669493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59043641A Pending JPS60187129A (ja) | 1984-03-07 | 1984-03-07 | ３値コントロ−ル入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60187129A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146534A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Input circuit |
| JPS6062234A (ja) * | 1983-09-14 | 1985-04-10 | Oki Electric Ind Co Ltd | 三状態入力回路 |
-
1984
- 1984-03-07 JP JP59043641A patent/JPS60187129A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146534A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Input circuit |
| JPS6062234A (ja) * | 1983-09-14 | 1985-04-10 | Oki Electric Ind Co Ltd | 三状態入力回路 |
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