JPS6063797A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6063797A JPS6063797A JP59163787A JP16378784A JPS6063797A JP S6063797 A JPS6063797 A JP S6063797A JP 59163787 A JP59163787 A JP 59163787A JP 16378784 A JP16378784 A JP 16378784A JP S6063797 A JPS6063797 A JP S6063797A
- Authority
- JP
- Japan
- Prior art keywords
- data
- word
- data line
- wires
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
梠成に関するものである。
従来の半導体メモリに関しては、ＩＥＥＥＪｏｕｒｎｏ
ｌ ｏｆ Ｓｏ目ｄ−８ｔａｔｅ Ｃ１ｒｃｕｉ ｔｓ
、Ｖｏｌ。
ｌ ｏｆ Ｓｏ目ｄ−８ｔａｔｅ Ｃ１ｒｃｕｉ ｔｓ
、Ｖｏｌ。
５Ｃ−８，１６５０ｃｔｏｂｅｒ １９７３．Ｐ、 ３
１０〜３１Ｂに示されている。
１０〜３１Ｂに示されている。
従来１ヶのトランジスタで１ビツトを措成するメモリ、
たとえばＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１
−ｃｏｎｄｕｃｔｏｒ ）メモリでは第１図、第２図の
ような回路が採用されていた。すなわち第１図において
、ｔことえばメモリセルＭｅｏを読み出″′ｆ′場合に
は、ワード７Ｗ。と他のデータ１ｌｌｌＪＤｏ １ｃｉ
ｉ−るダミーワードｆｌｌＷ１ に同時にパルスを印加
し、メモリセルＭＣｏ とＤＭｌからの読み出し信号と
して。
たとえばＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１
−ｃｏｎｄｕｃｔｏｒ ）メモリでは第１図、第２図の
ような回路が採用されていた。すなわち第１図において
、ｔことえばメモリセルＭｅｏを読み出″′ｆ′場合に
は、ワード７Ｗ。と他のデータ１ｌｌｌＪＤｏ １ｃｉ
ｉ−るダミーワードｆｌｌＷ１ に同時にパルスを印加
し、メモリセルＭＣｏ とＤＭｌからの読み出し信号と
して。
２本のデータ７−Ｄｏ、Ｄｏ に現われる微少な差動信
号出力を、プリアンプＰＡｏのセット信号Ｓｅｔをオン
にすることによってプリアンプＰＡｏを「・す作させて
増幅し、ＤＯＩ ＤＯのいずれか一方のデータ線に現わ
れた電圧を検出して情報”ｌ”。
号出力を、プリアンプＰＡｏのセット信号Ｓｅｔをオン
にすることによってプリアンプＰＡｏを「・す作させて
増幅し、ＤＯＩ ＤＯのいずれか一方のデータ線に現わ
れた電圧を検出して情報”ｌ”。
“θ″を弁別していた。ここで差動４４号出力が発の容
量Ｃ９Ｋ記憶されている電圧は、メモリセルＣ０に記憶
されている情報”１″、０”に対応した電圧のほぼ中間
に設定されるから、ダミーセルの読み出しによりデータ
線に現われる電圧はメモリセルの′１″、″ｏ′読み出
しによるデータ線電圧のほぼ中間となる。
量Ｃ９Ｋ記憶されている電圧は、メモリセルＣ０に記憶
されている情報”１″、０”に対応した電圧のほぼ中間
に設定されるから、ダミーセルの読み出しによりデータ
線に現われる電圧はメモリセルの′１″、″ｏ′読み出
しによるデータ線電圧のほぼ中間となる。
従って、この中間値と１ ｎ、＋ ＯＰＩ出カとの差が
極性の異なる差動（；ＪＭ出方となる。
極性の異なる差動（；ＪＭ出方となる。
第２図は第１図に示す回路を像数個（例えばここでは６
４ケ）ＬＳＩチップ内に実装してＬＳＩメモリを構成し
た場合の幾何学的配置を考妃した回路の概略を示す図で
ある。図中白丸印がメモリセル、晶丸印がグミ−セルで
ある。たとえば、前記のようにしてデータへ五。に現わ
れた信号を外部に取り出すには、アドレス信号Ａ。にょ
ってトランジスタＱ。をオンにして、データ線Ｄｏの信
号をメインアンプＭＡに入力して増幅し、データ出力り
。ｕｔ として、チップ外にとり出す。さてこのような
構成での欠点は次の点に要約される。すなわち■データ
ＩｆＡＤＯ，Ｄ。に現われた差動の信号の片方のみをメ
インアンプＭＡで増（＋’ｉ４することになるので高速
性の点で劣る。
４ケ）ＬＳＩチップ内に実装してＬＳＩメモリを構成し
た場合の幾何学的配置を考妃した回路の概略を示す図で
ある。図中白丸印がメモリセル、晶丸印がグミ−セルで
ある。たとえば、前記のようにしてデータへ五。に現わ
れた信号を外部に取り出すには、アドレス信号Ａ。にょ
ってトランジスタＱ。をオンにして、データ線Ｄｏの信
号をメインアンプＭＡに入力して増幅し、データ出力り
。ｕｔ として、チップ外にとり出す。さてこのような
構成での欠点は次の点に要約される。すなわち■データ
ＩｆＡＤＯ，Ｄ。に現われた差動の信号の片方のみをメ
インアンプＭＡで増（＋’ｉ４することになるので高速
性の点で劣る。
■片方の信号をとり出すためにり。１石。の電気的不平
衡が生じゃす（誤動作の原因となる。■ＬＬ気的物的特
性衡させるべきデータ縮Ｄｏ９石。が、チップ内で幾何
学的に近接してないために％Ｄｏ。
衡が生じゃす（誤動作の原因となる。■ＬＬ気的物的特
性衡させるべきデータ縮Ｄｏ９石。が、チップ内で幾何
学的に近接してないために％Ｄｏ。
Ｄｏ に不平衡雑音が結合しゃすく、プリアンプをオン
にした場合に誤動作の原因となる。これらの欠点により
、高速にして、高安定なＬＳＩメモリの設計には従来限
界があった。
にした場合に誤動作の原因となる。これらの欠点により
、高速にして、高安定なＬＳＩメモリの設計には従来限
界があった。
従って、本発明の一つの目的は、ノイズ・マージンの大
きい半導体メモリを提供ｊることにある。
きい半導体メモリを提供ｊることにある。
このために、本発明の一つの実施例は、ボＩＪＳｉで形
成されたワード線上にＣＶ Ｄ Ｓ ＋ ０２を介して
、Ａ、ｅデータ線を形成することにより、データ線への
ノイズの回り込みを低減することを可能としＴこ半導体
メモリとし１こものである。
成されたワード線上にＣＶ Ｄ Ｓ ＋ ０２を介して
、Ａ、ｅデータ線を形成することにより、データ線への
ノイズの回り込みを低減することを可能としＴこ半導体
メモリとし１こものである。
以下美施例で詳細に説明する。
第３図は、その回路例を示すものである。すなわち差動
読み出し信号が現われるデータ０対Ｄ０Ｄ、を図中のよ
うに近接して平行に配置し、かつワードに：＜（Ｗｏ〜
Ｗ６３１ＤＷｏｌＤＷ１ ）の各々１本とり。ＩＤｏＯ
）交点の中で、一方の交点のみにメモリセルを接続する
。あるメモリセル（たとえばＭＣ６３）読み出す場合に
は、そのセルが接続されていないデータ綿（Ｄｏ）に接
続されているダミーセルＣＤＭＯ）を同時に読み出して
、データ線Ｄｏ、Ｄｏに現われた差＠）％圧をプリアン
プＰＡ。
読み出し信号が現われるデータ０対Ｄ０Ｄ、を図中のよ
うに近接して平行に配置し、かつワードに：＜（Ｗｏ〜
Ｗ６３１ＤＷｏｌＤＷ１ ）の各々１本とり。ＩＤｏＯ
）交点の中で、一方の交点のみにメモリセルを接続する
。あるメモリセル（たとえばＭＣ６３）読み出す場合に
は、そのセルが接続されていないデータ綿（Ｄｏ）に接
続されているダミーセルＣＤＭＯ）を同時に読み出して
、データ線Ｄｏ、Ｄｏに現われた差＠）％圧をプリアン
プＰＡ。
で有効に利用する。またプリアンプＰＡ、で増幅された
差動信号は、デコーダの出力であるアドレス信号ＡｏＯ
印加によってトランジスタＱ。ＩＱＯを通り差動のアン
プＭＡに入力し、再び差動で増幅される。このように本
発明では、第２図の堀合とはまった＜ ＤＯ＊ １）６
の電気的平衡度は何ら阻害されることはない。第４図は
、Ｄｏ、Ｄｏの電気的平衡度を保ったままでのメモリセ
ル（８ビツト）の接続法の（π略図である。図中（ａｌ
、 （ｂｌ 、 （ｃｌはり。。
差動信号は、デコーダの出力であるアドレス信号ＡｏＯ
印加によってトランジスタＱ。ＩＱＯを通り差動のアン
プＭＡに入力し、再び差動で増幅される。このように本
発明では、第２図の堀合とはまった＜ ＤＯ＊ １）６
の電気的平衡度は何ら阻害されることはない。第４図は
、Ｄｏ、Ｄｏの電気的平衡度を保ったままでのメモリセ
ル（８ビツト）の接続法の（π略図である。図中（ａｌ
、 （ｂｌ 、 （ｃｌはり。。
Ｄ、にそれぞれ１ケおき、２ケおき、４ケおきにメモリ
セルを接続する方法である。第５図（ａ）、第６図はシ
リコンゲートプロセスを用いて第４口重）。
セルを接続する方法である。第５図（ａ）、第６図はシ
リコンゲートプロセスを用いて第４口重）。
（ｃ）を実ｆＡするレイアウト例である。
第５図（ｂｌは第５図（ａ）のＡＡ′部の断面図である
。
。
図中、ポリシリコンで形成された記憶容量形成電極ｃｐ
は、第１図のような、メモリセル内の記憶容量ｃｏを形
成するためのものである。
は、第１図のような、メモリセル内の記憶容量ｃｏを形
成するためのものである。
４００．４１０はシリコン基板６００内に形成され、ト
ランジスタＱを形成するだめのドレインとソース（又は
ソースとドレイン）であり４２０は４１０に対応して、
ｃｏを形成するためのドレイン（又はソース）である。
ランジスタＱを形成するだめのドレインとソース（又は
ソースとドレイン）であり４２０は４１０に対応して、
ｃｏを形成するためのドレイン（又はソース）である。
記憶容量形成電極ｃｐおよびワード想Ｗ５８゜ＷＳｅ２
等はポリシリコンで形成され、データ線Ｄ１等はアルミ
ニウムで形成されている。データ線Ｄ１等とワード線Ｗ
５１等は絶縁Ｍ２Ｏ０により昼齢弐七で髪％７Ｎ−１ｎ
ｎＬ’ｔデーｌば匈Ｔ１．．Ｔ）。尋と拡散層４００
とのコンタクト部である。
等はポリシリコンで形成され、データ線Ｄ１等はアルミ
ニウムで形成されている。データ線Ｄ１等とワード線Ｗ
５１等は絶縁Ｍ２Ｏ０により昼齢弐七で髪％７Ｎ−１ｎ
ｎＬ’ｔデーｌば匈Ｔ１．．Ｔ）。尋と拡散層４００
とのコンタクト部である。
記憶容−ｆ）ｔｃｏの形成は、Ｎ−チャネルＭＯ８では
、Ｃｐに高電圧を加えると、その直下に形成されるチャ
ネルとＣｐ間の容量がｃｏとなる。第５図を用いて動作
を簡単に説明すると、ワード線たとえばＷ２Ｏにパルス
電圧を印加するとトランジスタＱ（第１図ＭＣｏ内のＱ
に相当）はオンとなり、ｃｏの記憶電圧はデータｍＤ。
、Ｃｐに高電圧を加えると、その直下に形成されるチャ
ネルとＣｐ間の容量がｃｏとなる。第５図を用いて動作
を簡単に説明すると、ワード線たとえばＷ２Ｏにパルス
電圧を印加するとトランジスタＱ（第１図ＭＣｏ内のＱ
に相当）はオンとなり、ｃｏの記憶電圧はデータｍＤ。
の容量とＣｏで分圧された形でり。Ｋ’を圧が現われる
ことになる。
ことになる。
一方、これと対になるデータ約Ｄｏには、トランジスタ
Ｑか存在しないから、出力は現われない。
Ｑか存在しないから、出力は現われない。
Ｄｏに現われる出力は、前述したようにダミーセ／Ｉ／
（図中省略）からの出力だけとなる。な」６第５図から
りすらかなようにＤｏとＤｌにおけるコンタクト部の拡
散層間の距離を中間にＡ沼配蔵が存在するｔこめ（、大
にできる。そのためＤｏ ｒ Ｄｌ間のバンチスルーが
避けられる利点もある。さらに第３図の他の利点はプリ
アンプＰＡｏのレイアウトが従来に比べ８易となること
である。１′なわち従来の第１図、第２図では、互いに
一直線上にレイアウトされているＤＯ＊ ＤＯの中間に
、メモリセルよりもはるかに占有面積大でしかも回路構
成の複（午なＰＡｏをレイアウトしなければならず、デ
ータ線のピッチを考えるとこれはきわめて困碓であった
。しかし第３図では、データねのピッチ方向に対して、
従来のほぼ２倍のレイアウト上の面イλ的余裕がでてく
るので、レイアウトがきわめて容易となる。
（図中省略）からの出力だけとなる。な」６第５図から
りすらかなようにＤｏとＤｌにおけるコンタクト部の拡
散層間の距離を中間にＡ沼配蔵が存在するｔこめ（、大
にできる。そのためＤｏ ｒ Ｄｌ間のバンチスルーが
避けられる利点もある。さらに第３図の他の利点はプリ
アンプＰＡｏのレイアウトが従来に比べ８易となること
である。１′なわち従来の第１図、第２図では、互いに
一直線上にレイアウトされているＤＯ＊ ＤＯの中間に
、メモリセルよりもはるかに占有面積大でしかも回路構
成の複（午なＰＡｏをレイアウトしなければならず、デ
ータ線のピッチを考えるとこれはきわめて困碓であった
。しかし第３図では、データねのピッチ方向に対して、
従来のほぼ２倍のレイアウト上の面イλ的余裕がでてく
るので、レイアウトがきわめて容易となる。
またプリアンプＰＡｏの配置は第３図のようにＭＡ側で
もよいし、あるいはＤｏ、Ｄｏｇ二の他☆崗（Ｗ２Ｂ側
）でもよい。Ｗ２Ｂ側にＰＡｏを配＊−ｒると第３図の
ごとき、片端にのみレイアウトの比較的固１！、！ｔ、
な制御回路（Ｐ Ａｇ ｓ Ｑｏなど）が集中すること
はなくなる。場合によってはプリアンプをデータｈ上の
ＭＡ側とＷ２Ｂ側とで交互に配置することもできる。こ
のように本発明によればレイアウトの自由度を大幅に増
重ことができる。
もよいし、あるいはＤｏ、Ｄｏｇ二の他☆崗（Ｗ２Ｂ側
）でもよい。Ｗ２Ｂ側にＰＡｏを配＊−ｒると第３図の
ごとき、片端にのみレイアウトの比較的固１！、！ｔ、
な制御回路（Ｐ Ａｇ ｓ Ｑｏなど）が集中すること
はなくなる。場合によってはプリアンプをデータｈ上の
ＭＡ側とＷ２Ｂ側とで交互に配置することもできる。こ
のように本発明によればレイアウトの自由度を大幅に増
重ことができる。
また第５図１．第６図では、ワード線がポリＳｔＯ例で
あるが、ワード滴幼″−ＡＡの場合にも同様にレイアウ
ト可能で、またＡＡゲートの場合にも同様である。
あるが、ワード滴幼″−ＡＡの場合にも同様にレイアウ
ト可能で、またＡＡゲートの場合にも同様である。
まｊこ本例では１ケのトランジスタで１ビツトを構成す
る例であったが、データ対綜から差動に信号を取り出す
ために、ワード線との２交点の一方にのみメモリセルを
接続し、かつダミーセルを利用しｊこ第３図１．第４図
の考え方を応用すれば、１−べてのメモ＋７ Ｌ Ｓ
Ｉに適用できることは明らかである。第３図において、
ＣＤ、ＣＤはデータの書込み、読出しのための共通のデ
ータねである。
る例であったが、データ対綜から差動に信号を取り出す
ために、ワード線との２交点の一方にのみメモリセルを
接続し、かつダミーセルを利用しｊこ第３図１．第４図
の考え方を応用すれば、１−べてのメモ＋７ Ｌ Ｓ
Ｉに適用できることは明らかである。第３図において、
ＣＤ、ＣＤはデータの書込み、読出しのための共通のデ
ータねである。
以上から高速、高安定動作のメモり Ｌ Ｓ Ｉが実現
できろことにｌ二る。
できろことにｌ二る。
第１図＊ ｇｆｒ ２１＞：］は１ヶのトランジスタで
１ビツトを４′３成１−る従来のメそり構成、第３図は
データ対に字の片側からだけ読み出し信号が出力−ｆる
不発実施例である。 １）。、 Ｉ）。、 Ｄ、 ＝−データ線、Ｗｏ 、Ｗ
６２・・・ワＭ Ｃ（） ＋ Ｍ ＣＩ ”・メモリセ
ル、ＤＭｏ 、ＤＭｌ・・・ダミーセル、ｃｏ・・・記
憶容量、Ｑ・・・メモリセル内トランジスタ、ＷＤ・・
・ワードドライバ、ＱＯ１ＱＯ〜Ｑ６３・・・データ線
選択用トランジスタ、ＡＯ〜Ａ６３・・・アドレス信号
、ＰＡｏ−ＰＡ６３・・・プリアンプ、ＭＡ・・・メイ
ンアンプ、Ｓｅｔ・″゛セツト信号ｃｐ・・・ｃｏ形成
用電極。 ′ □ゝ入 代理人 弁理士 高 橋 明 夫 ！、、、、、’シ７
第 １ 図 β１σ 第 ２ 図 第 ３ 図 第 ４ 図 一〇−−巳ルあつ ９−（ル１し
１ビツトを４′３成１−る従来のメそり構成、第３図は
データ対に字の片側からだけ読み出し信号が出力−ｆる
不発実施例である。 １）。、 Ｉ）。、 Ｄ、 ＝−データ線、Ｗｏ 、Ｗ
６２・・・ワＭ Ｃ（） ＋ Ｍ ＣＩ ”・メモリセ
ル、ＤＭｏ 、ＤＭｌ・・・ダミーセル、ｃｏ・・・記
憶容量、Ｑ・・・メモリセル内トランジスタ、ＷＤ・・
・ワードドライバ、ＱＯ１ＱＯ〜Ｑ６３・・・データ線
選択用トランジスタ、ＡＯ〜Ａ６３・・・アドレス信号
、ＰＡｏ−ＰＡ６３・・・プリアンプ、ＭＡ・・・メイ
ンアンプ、Ｓｅｔ・″゛セツト信号ｃｐ・・・ｃｏ形成
用電極。 ′ □ゝ入 代理人 弁理士 高 橋 明 夫 ！、、、、、’シ７
第 １ 図 β１σ 第 ２ 図 第 ３ 図 第 ４ 図 一〇−−巳ルあつ ９−（ル１し
Claims (1)
- １、互いに電気的特性がほぼ等しく、互いに平行に、か
つ近接して配置された複数のデータ線対と、」１記デー
タ線対と直交する複数のワード線と、上記ワード線と上
記谷テータ線対の交点のうちのうちのいずれか一方の交
点にそれぞれ配置？７Ｌ、かつ、それぞれ対応′１−る
ーｉ′−タ線とソード線に接続された複数のメモリセル
と、上記各データ線対上の信号を差動的に検出１′る手
段とを集積した集積回路を有する半導体メモリにおいて
、上記データ線よりも基体側に近い層に上記ワード線の
少なくとも１部か形成されたことを特徴とする半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163787A JPS6063797A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163787A JPS6063797A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54111763A Division JPS6011395B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6063797A true JPS6063797A (ja) | 1985-04-12 |
Family
ID=15780697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59163787A Pending JPS6063797A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063797A (ja) |
-
1984
- 1984-08-06 JP JP59163787A patent/JPS6063797A/ja active Pending
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