JPS6065363A - 共用ｃｈｐアクセス制御方式 - Google Patents
共用ｃｈｐアクセス制御方式Info
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- JPS6065363A JPS6065363A JP58173624A JP17362483A JPS6065363A JP S6065363 A JPS6065363 A JP S6065363A JP 58173624 A JP58173624 A JP 58173624A JP 17362483 A JP17362483 A JP 17362483A JP S6065363 A JPS6065363 A JP S6065363A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/10—Program control for peripheral devices
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
四 発明の技術分！Ｉ！１
本発明は共用ＣＩＩＰアクセス制御方式，特に回！数の
仮想絹−管｛幾が共用する共用チャネル処理装置（ Ｃ
Ｈ−Ｐ ） Ｉｃ対する一ｑ用プロセノザからのアクセ
スに対し，制御ロジックの１７ｉ′Ｉ単化を図り，ＣＩ
）Ｕ間通・信等によるオーバヘッドを１・＋７消した共
用Ｃ ＩＩＰアクセス制徊１方式に関するものである。
仮想絹−管｛幾が共用する共用チャネル処理装置（ Ｃ
Ｈ−Ｐ ） Ｉｃ対する一ｑ用プロセノザからのアクセ
スに対し，制御ロジックの１７ｉ′Ｉ単化を図り，ＣＩ
）Ｕ間通・信等によるオーバヘッドを１・＋７消した共
用Ｃ ＩＩＰアクセス制徊１方式に関するものである。
［１１ 従来技術と問題点
第１図は本発明に関連したシステム４１９成の例を示す
。図中，１一〇ないし１−３は主記憶装置（ＭＳＵ）で
あって、記憶素子にデータを記憶するもの，２は記憶制
御装置（Ｍｃｕ）であって、主記憶アクセスを制御する
もの，３はザービス・プロセッサ（ＳＶＰ）であって、
本体装置と＆−Ｊ、独立したプロセッサをそなえ，シス
テムコンソール機能。
。図中，１一〇ないし１−３は主記憶装置（ＭＳＵ）で
あって、記憶素子にデータを記憶するもの，２は記憶制
御装置（Ｍｃｕ）であって、主記憶アクセスを制御する
もの，３はザービス・プロセッサ（ＳＶＰ）であって、
本体装置と＆−Ｊ、独立したプロセッサをそなえ，シス
テムコンソール機能。
システム異常監視機能，保守コンソール機能等を有する
もの，４−０および４−１は中央処理装置（ＣＰＵ）で
あって、命令制御ユニット，演３を制御ユニット，記憶
制御ユニノ１・笠をそなえ，ＭＳＵ１−０〜１−３に格
納されている命令を実行処理するもの、５−ｏｌ、ｃい
し５−２はチャネル処理装置（ＣＩｌｒ）であって、配
下に接続された入出力装置（図示省略）とＭ Ｓ Ｕ
１−０〜１−３間のデータの流れを制御するものを表わ
す。
もの，４−０および４−１は中央処理装置（ＣＰＵ）で
あって、命令制御ユニット，演３を制御ユニット，記憶
制御ユニノ１・笠をそなえ，ＭＳＵ１−０〜１−３に格
納されている命令を実行処理するもの、５−ｏｌ、ｃい
し５−２はチャネル処理装置（ＣＩｌｒ）であって、配
下に接続された入出力装置（図示省略）とＭ Ｓ Ｕ
１−０〜１−３間のデータの流れを制御するものを表わ
す。
第１図［シ１示の如きハードウェア構成のもとで。
仮想清算（μシステムを実現する場合、ｌ特定の仮想ｉ
ｔ ３１： ＜Ｆ 〕処Ｊｌｊ、 ０）高速化ノタメＫ
、 ｆ／ＩＪ エｋｆ、 ＣＰＵ ４−１をその仮想
用７（１１の専用プロセッサとし、また専用Ｃ１１１’
も予め任意に定めることができる。この場合、どの仮想
割算機からもアクセス可能な共用ＣＩＩＰは、ＣＰＵ４
−０からのアクセスのみが８１される。
ｔ ３１： ＜Ｆ 〕処Ｊｌｊ、 ０）高速化ノタメＫ
、 ｆ／ＩＪ エｋｆ、 ＣＰＵ ４−１をその仮想
用７（１１の専用プロセッサとし、また専用Ｃ１１１’
も予め任意に定めることができる。この場合、どの仮想
割算機からもアクセス可能な共用ＣＩＩＰは、ＣＰＵ４
−０からのアクセスのみが８１される。
そのため、従来、ＣＰＵ４−１上で動作している仮想泪
算枦が２，１１−用ＣＩＩＰの配下の入出力装置にアク
セスするとき、いわゆる５ＩＧＰ （Ｓｉｇｎａｌｒ’
ｒｏｃｅｓｓｏｒ ）命令を利用して、ＣＰＵ間通信を
行い、ＣＰＩＪ４−０ヘアクセス要求を通知し、Ｃｉ’
Ｕ４−０から共用ＣＨＰヘアクセスするようにしていた
。従っ“（、制御が複雑化するとともに、ＣＰＵ開通信
によるオーバ・ヘッドも増大するという問題があった。
算枦が２，１１−用ＣＩＩＰの配下の入出力装置にアク
セスするとき、いわゆる５ＩＧＰ （Ｓｉｇｎａｌｒ’
ｒｏｃｅｓｓｏｒ ）命令を利用して、ＣＰＵ間通信を
行い、ＣＰＩＪ４−０ヘアクセス要求を通知し、Ｃｉ’
Ｕ４−０から共用ＣＨＰヘアクセスするようにしていた
。従っ“（、制御が複雑化するとともに、ＣＰＵ開通信
によるオーバ・ヘッドも増大するという問題があった。
（Ｃ）発明の目的と構成
本発明は上記問題点の解決を図り、仮想計′Ｊ′ｒ機シ
スデノ、のもとで、チャネル・クロス・コール機能が有
効な仮想計算機が、動作中の専用プロセッーリ゛から、
共用Ｃ）ｌ Ｐへ入出力要求を発行した場合における制
御ロジックを簡単化し、オーバ・ヘッドを少なくして、
システム全体の処理効率を向上させることを目的どして
いる。そのため２本発明の共用ＣＨＰアクセス制御方式
は、複数の中央処理装置をそなえるとともに、ネ（１数
の仮想ｎｉ訂機が共有して使用する共用チャネル処理装
置をそなえた仮想計謄機システムにおいて、固定領域に
上記共用チャネル処理装置の識別１■報を記憶する共用
チャネル処理装置情報記憶部と、上記共用チャネル処理
装置を管埋していない中央処理装置上で動作する仮想計
算機の入出力命令が上記共用チャネル処理装置配下の入
出力装置に対するアクセスであるか否かを判定するアク
セス判定部と、該アクセス判定部による判定結果に従っ
て上記アクセスが上記共ｍチャネル処理装置配下の入出
力装置にズ・１するものである場合に使用不可能状態を
示す条件コードを直動する条件コード生成部とをそなえ
たことをｗ′徴としている。すなわち、一般に専用グロ
セノ−ν″から共用チャネル処理装置へのアクセス頻度
は少ｌｆいこと、および該アクセスに対し。
スデノ、のもとで、チャネル・クロス・コール機能が有
効な仮想計算機が、動作中の専用プロセッーリ゛から、
共用Ｃ）ｌ Ｐへ入出力要求を発行した場合における制
御ロジックを簡単化し、オーバ・ヘッドを少なくして、
システム全体の処理効率を向上させることを目的どして
いる。そのため２本発明の共用ＣＨＰアクセス制御方式
は、複数の中央処理装置をそなえるとともに、ネ（１数
の仮想ｎｉ訂機が共有して使用する共用チャネル処理装
置をそなえた仮想計謄機システムにおいて、固定領域に
上記共用チャネル処理装置の識別１■報を記憶する共用
チャネル処理装置情報記憶部と、上記共用チャネル処理
装置を管埋していない中央処理装置上で動作する仮想計
算機の入出力命令が上記共用チャネル処理装置配下の入
出力装置に対するアクセスであるか否かを判定するアク
セス判定部と、該アクセス判定部による判定結果に従っ
て上記アクセスが上記共ｍチャネル処理装置配下の入出
力装置にズ・１するものである場合に使用不可能状態を
示す条件コードを直動する条件コード生成部とをそなえ
たことをｗ′徴としている。すなわち、一般に専用グロ
セノ−ν″から共用チャネル処理装置へのアクセス頻度
は少ｌｆいこと、および該アクセスに対し。
使用不可能状態
すれ（島他の俸会に共用プロセッサ１ｔｉ、ｌｌから共
用チャネル処理袋Ｐ７へのアクセスがなされることに着
目しｔ、＝ ４．のである。以下図面を参照しつつ実施
例に従って台；）５明する。
用チャネル処理袋Ｐ７へのアクセスがなされることに着
目しｔ、＝ ４．のである。以下図面を参照しつつ実施
例に従って台；）５明する。
（１））発明の実施例
第２図は本発明の一実施例構成、第３図は第２図図示実
施例の制御説明図を示す。
施例の制御説明図を示す。
図中、符号１−０．４−０．４−１．５−０ないし５−
２はｍ１図に対応し、１０は仮想計算様制御部（ＣＰ）
、１１ないし１３は仮想計算機（ＶＭ）。
２はｍ１図に対応し、１０は仮想計算様制御部（ＣＰ）
、１１ないし１３は仮想計算機（ＶＭ）。
１４＆よ割込みハンドラ、１５はアクセス判定部。
１６４ｔ−午ｆｌ・コード生成部、１７は共用ＣＨＰ情
報記憶部を表わす。
報記憶部を表わす。
葭想計：ｉ機制御部（ＣＩ’）１０は、仮想的な割算槙
環境を整えて、仮想計算機１１〜１３を制御し、各仮想
割算機１１〜１３に対し、ＣＰＵ４−０゜４−１やメモ
リ等の４５錘ハードウエア資源を割￥′１てるものであ
る。各仮想計算（ＦＳ １１〜１３においては、それぞ
れのオペレーティング・システム（ＯＳ ）が、ＣＩ’
Ｕ４−０またはＣＰＵｌ−１を各々占有しているかのよ
うに、独立に実１１制御するようになっＣいる。特に本
実施例の場合、ＣＰＵ４−１は、仮想計算機】３専用の
プロセッサとなっており、仮想計算機１３の命令は、Ｃ
ＰＵ４−０ とＣＰＵ４−１のいずｈかによって実行処
理されるようになっている。こＪしに対して、仮想計算
機１１および１２の命令は、ＣＰＵ４−１が仮想泪ｎ機
１３専用であるため、ＣＩ’Ｕ４−０によってのみ実行
される。
環境を整えて、仮想計算機１１〜１３を制御し、各仮想
割算機１１〜１３に対し、ＣＰＵ４−０゜４−１やメモ
リ等の４５錘ハードウエア資源を割￥′１てるものであ
る。各仮想計算（ＦＳ １１〜１３においては、それぞ
れのオペレーティング・システム（ＯＳ ）が、ＣＩ’
Ｕ４−０またはＣＰＵｌ−１を各々占有しているかのよ
うに、独立に実１１制御するようになっＣいる。特に本
実施例の場合、ＣＰＵ４−１は、仮想計算機】３専用の
プロセッサとなっており、仮想計算機１３の命令は、Ｃ
ＰＵ４−０ とＣＰＵ４−１のいずｈかによって実行処
理されるようになっている。こＪしに対して、仮想計算
機１１および１２の命令は、ＣＰＵ４−１が仮想泪ｎ機
１３専用であるため、ＣＩ’Ｕ４−０によってのみ実行
される。
また９本実施例の場合、 Ｃ１１１’ ５−０はどの仮
想言１算槻１１〜１３からもアクセス可能な共用チャネ
ル処ｊｉＪＩ、装置に設定されており、 ＣＩ−ＩＩ’
５−１ ％′よ、仮想δＩ豆ＩｌｌもＪ２の専用、ま
たＣＩ−ＩＦ５ ２は仮想泪η４ｔ’ｑ １３の専用に
定められて〜・る。
想言１算槻１１〜１３からもアクセス可能な共用チャネ
ル処ｊｉＪＩ、装置に設定されており、 ＣＩ−ＩＩ’
５−１ ％′よ、仮想δＩ豆ＩｌｌもＪ２の専用、ま
たＣＩ−ＩＦ５ ２は仮想泪η４ｔ’ｑ １３の専用に
定められて〜・る。
割込み・・ンドラ１４は９例えばプログラム割込みの処
理を行うものである。仮想ｗｔｇ機シフシステム白、一
般にＣＩ’ １０は！１〒４ｆモードで動作し。
理を行うものである。仮想ｗｔｇ機シフシステム白、一
般にＣＩ’ １０は！１〒４ｆモードで動作し。
ＩＥ−Ａ［Ａ ｉｔ ：？ｊ ＋長１１〜１３のオペレ
ーティング・シスデノ・は、仮想的には）ｌｔ−１，権
モードであるが、実際のハードウェア状ｊ２＋ｊｌでは
非／ｉ？ ＋１６モードで動作する。
ーティング・シスデノ・は、仮想的には）ｌｔ−１，権
モードであるが、実際のハードウェア状ｊ２＋ｊｌでは
非／ｉ？ ＋１６モードで動作する。
従っＣ２例えば入出力起動命令であるＳ Ｉ ＯＣ３ｔ
ａｒｔＩりｒｆｎｔｔ ０ｒｔｔｐｕｆ ）命令等のｌ
庁梢命令を実行すると。
ａｒｔＩりｒｆｎｔｔ ０ｒｔｔｐｕｆ ）命令等のｌ
庁梢命令を実行すると。
プログラノ、割；へろ、が１１すこる。、（ｊ’ＩＯの
割込みハンドラ１４は９割込み原因を解析することによ
り。
割込みハンドラ１４は９割込み原因を解析することによ
り。
各仮想割算４ｊ％１１〜１３の処理要求を認知すること
ができる。
ができる。
アクセス判定部工５は２割込みハンドラ１４かも、仮想
ｒｙｌ［門上においてＳＩＯ命令が発行されたことを通
知されたどきに、該８１０命令が専、用プロセラーν・
からの発行であって、かつそのアクセス・バスが共用Ｃ
ｉ−Ｉ Ｐ ５−０を経由するものであるかどうかを判
定するものである。アクセスが共用ＣＩＩＰ５−０に対
するものでない１［４合には、？７／来と同様な通常の
入出力起Ｊｔ＋１１処１１ｊが１．（される。アクセス
が共用ＣＩ−Ｉ Ｐ ５− Ｑに対するもので７シ、る
、ｎ合＋（＋Ｊ： 。
ｒｙｌ［門上においてＳＩＯ命令が発行されたことを通
知されたどきに、該８１０命令が専、用プロセラーν・
からの発行であって、かつそのアクセス・バスが共用Ｃ
ｉ−Ｉ Ｐ ５−０を経由するものであるかどうかを判
定するものである。アクセスが共用ＣＩＩＰ５−０に対
するものでない１［４合には、？７／来と同様な通常の
入出力起Ｊｔ＋１１処１１ｊが１．（される。アクセス
が共用ＣＩ−Ｉ Ｐ ５− Ｑに対するもので７シ、る
、ｎ合＋（＋Ｊ： 。
実際のＳＩＯ命令を発行することなく 、 ／１′−（
’Ｉコード生成部１６へ通知する。
’Ｉコード生成部１６へ通知する。
条件コード生成部ｊ６は、Ｓ１０命・りの実行結果を示
す条件コードＣＣを、１ν【似的に生成するものである
。通常の場合２条件コード（」１．命令の実行によって
ハードウェアが設定する。本発明の場合、専用ブロモジ
′す゛からの共用Ｃｌ１Ｐ５−０へのアクセスに対して
、８件コード生成部■６が、入出力装置が（＝＋５用不
可ｆ１ヒ状態であることを示す■件コーＦＣＣ＝３を生
成し、仮想割算（９」二で動作するオペレーディングｅ
−／ステムに対しＣは、あたかもハードウェアが条件コ
ードＣＣ＝ ３を設定したかのように見せる。
す条件コードＣＣを、１ν【似的に生成するものである
。通常の場合２条件コード（」１．命令の実行によって
ハードウェアが設定する。本発明の場合、専用ブロモジ
′す゛からの共用Ｃｌ１Ｐ５−０へのアクセスに対して
、８件コード生成部■６が、入出力装置が（＝＋５用不
可ｆ１ヒ状態であることを示す■件コーＦＣＣ＝３を生
成し、仮想割算（９」二で動作するオペレーディングｅ
−／ステムに対しＣは、あたかもハードウェアが条件コ
ードＣＣ＝ ３を設定したかのように見せる。
共用ＣＵＰ情報記憶部１７は２例えばＮ４ＳＵ１−〇の
低位アドレス部の固定領域に確保され、共用ＣＩＩＩ）
のＣＩＩ Ｐ番号について記憶しておくものである。こ
の情報は、上記アクセス判定部１５が共用ＣＤＩ’を判
定する邑ちに参照される。共用ＣＩＩＰ情’ｔｌＪｔｊ
２１’？７；ｌ！ ］ ７ ヘノ共用ＣＩＩＰ番−Ｎノ
Ｎｋ２ ハ１ ’［Ｊエケシス゛ｙ）、のイニシャル・
プログラム−ローディング（、ｒ、 ｉ’ ＩＩ、 ）
時に１例えば第１図図示５ｖＰ３のｒｌするシスｙ′ノ
’ ４？’？成’１ｉｌＪ御情祁に県いて９行われる。
低位アドレス部の固定領域に確保され、共用ＣＩＩＩ）
のＣＩＩ Ｐ番号について記憶しておくものである。こ
の情報は、上記アクセス判定部１５が共用ＣＤＩ’を判
定する邑ちに参照される。共用ＣＩＩＰ情’ｔｌＪｔｊ
２１’？７；ｌ！ ］ ７ ヘノ共用ＣＩＩＰ番−Ｎノ
Ｎｋ２ ハ１ ’［Ｊエケシス゛ｙ）、のイニシャル・
プログラム−ローディング（、ｒ、 ｉ’ ＩＩ、 ）
時に１例えば第１図図示５ｖＰ３のｒｌするシスｙ′ノ
’ ４？’？成’１ｉｌＪ御情祁に県いて９行われる。
次に第３１゛’＜１を弁皿して、第２図図示実施例の処
狸制餌１について説１３］］する。例えば、仮想泪幻機
１３のメペレーディングーシステム・が、処理２ｏによ
り、Ｆ３ＬＯ命令を発行すると、特権命令の使用にＪ、
る割込みが生じ、ＣＰＩＯの処理２１によって。
狸制餌１について説１３］］する。例えば、仮想泪幻機
１３のメペレーディングーシステム・が、処理２ｏによ
り、Ｆ３ＬＯ命令を発行すると、特権命令の使用にＪ、
る割込みが生じ、ＣＰＩＯの処理２１によって。
プログンム割込みが受け伺１すられる。プログラム割込
みの原因が、処］！＋！ ２２により）宵析され、 Ｓ
ＩＯ命令の発１１によるものであることがわかると２発
行元の合格チェック後、処狸２３により、入出力要求の
アクセス・バスがへ１すられるｃｌｌＦ番号が。
みの原因が、処］！＋！ ２２により）宵析され、 Ｓ
ＩＯ命令の発１１によるものであることがわかると２発
行元の合格チェック後、処狸２３により、入出力要求の
アクセス・バスがへ１すられるｃｌｌＦ番号が。
共用ＣＩＩ ｉ’ 番号どして、共用ＣＪＩＩ’情報記
憶部１７に一付舒さＪ＋、“しいるか否かを判定する。
憶部１７に一付舒さＪ＋、“しいるか否かを判定する。
なお、共用ＣｌＴｌ’情左１脣１１．憶部１７は各ＣＩ
） Ｕ毎に別々に川音することができる。
） Ｕ毎に別々に川音することができる。
“アクセス・バスが共用Ｃ１１ｌ’に関連しないもので
あれば、ｈＪＬ狸２４により、必′周に応じてチャネル
・コマンド・ワード（ＣＣＷ）のアドレス１青幸１３等
の■き換えを行い、実際にＳｉＯ命令を特権モードの状
態で再発行する。一方、アクセス判定部が共用ＣＩＩ
Ｐに関連していれば、処理２５に制餌Ｉを移し、条件コ
ードとして、使用不可能状態を示すＣＣ＝３を与える。
あれば、ｈＪＬ狸２４により、必′周に応じてチャネル
・コマンド・ワード（ＣＣＷ）のアドレス１青幸１３等
の■き換えを行い、実際にＳｉＯ命令を特権モードの状
態で再発行する。一方、アクセス判定部が共用ＣＩＩ
Ｐに関連していれば、処理２５に制餌Ｉを移し、条件コ
ードとして、使用不可能状態を示すＣＣ＝３を与える。
１反想ｎ１算機１３のオペレーティング・システム・は
、８１０命令発行後、制御が戻ったならば、処理１２Ｇ
により、条件コードがＣ（、’＝３であるかどうかを判
定する。ＣＣ＝３でない場合には１次の処理へ移る。Ｃ
Ｃ＝３である場合には、処理２７により当該入出力要求
を保留状態にし９次の処〕１１１を実行する。この上５
合、処Ｊ！］！２０によって発行したＳＩＯ命令の入出
力要求は１例えば、他の機会ＫＣＰＵ４−０において取
り」二げられ、ｆ９１０命令が再発行されることによっ
て、正常に処理されることと１よる。
、８１０命令発行後、制御が戻ったならば、処理１２Ｇ
により、条件コードがＣ（、’＝３であるかどうかを判
定する。ＣＣ＝３でない場合には１次の処理へ移る。Ｃ
Ｃ＝３である場合には、処理２７により当該入出力要求
を保留状態にし９次の処〕１１１を実行する。この上５
合、処Ｊ！］！２０によって発行したＳＩＯ命令の入出
力要求は１例えば、他の機会ＫＣＰＵ４−０において取
り」二げられ、ｆ９１０命令が再発行されることによっ
て、正常に処理されることと１よる。
（Ｉ！１ 発明の効果
以上説明した如く２本発明によれば、共用チャオル１（
ＩＬ’、ＩＴｌ １Ｊ二（支）（し対する専用）゛ロセ
ノーリからのアクトヌ１ｌｉｌｌ ｊ’ｌｌカス箇中に
なる。従って、ＣＩ’Ｕ間通信等によろ１−バ・ヘッド
が１竹消し、システム、の処理’′ｌｊ ’！−が白土
−ジるどともに、制彷１０シック儂ミス等σ）バグも減
少するため、信頼性も向上する。
ＩＬ’、ＩＴｌ １Ｊ二（支）（し対する専用）゛ロセ
ノーリからのアクトヌ１ｌｉｌｌ ｊ’ｌｌカス箇中に
なる。従って、ＣＩ’Ｕ間通信等によろ１−バ・ヘッド
が１竹消し、システム、の処理’′ｌｊ ’！−が白土
−ジるどともに、制彷１０シック儂ミス等σ）バグも減
少するため、信頼性も向上する。
氾１１’￥１は本う１へ明に関連したシステム・構成の
例。 第２回は不発ＩＩＪの一実施Ｖ＋＋構成、第３図は第２
図１？７１示害飽ｆ！′１１の制御説明図を示す。 し頃中、■−〇〜１−３は主記憶装置、４−０．４−１
（λΦ史処理装閘、５−Ｏ〜５−２はチャネル処ｌＩＩ
！装ド、１０は仮想計算機制御部、１１〜１３は仮、Ｉ
Ｔ′！泪Ωｌ’ｊ、１５はアクセス−ｔｌＪ定部、１６
は多件コード生成部、１７は共用ＣＩ−Ｉ Ｐ情報記１
、Ｉｔ部を表わす。 特許出願人 富士通株式会社 代理人弁理士 介１）寛（外１名） ；ｒ′−１ｍ 十３（２）
例。 第２回は不発ＩＩＪの一実施Ｖ＋＋構成、第３図は第２
図１？７１示害飽ｆ！′１１の制御説明図を示す。 し頃中、■−〇〜１−３は主記憶装置、４−０．４−１
（λΦ史処理装閘、５−Ｏ〜５−２はチャネル処ｌＩＩ
！装ド、１０は仮想計算機制御部、１１〜１３は仮、Ｉ
Ｔ′！泪Ωｌ’ｊ、１５はアクセス−ｔｌＪ定部、１６
は多件コード生成部、１７は共用ＣＩ−Ｉ Ｐ情報記１
、Ｉｔ部を表わす。 特許出願人 富士通株式会社 代理人弁理士 介１）寛（外１名） ；ｒ′−１ｍ 十３（２）
Claims (1)
- 【特許請求の範囲】 ｒτν１ｒ！／の中央処理性ｊ９“Ｃをそなえるととも
に、複数４） １反想ｎｌ”ｎケチが共有して使用する
共用チャネル処理性ｆ／ｒをそｌ、（えた仮想用算機シ
ステムにおいて。 固定領Ｊ、′ｌ員し上記共用チャネル処理装置、の識別
情幸１３をｎｌｉ （、、￥する共／１１チャネル処理
装置ｄ情叩記憶部と。 ｌ 昔ｉ７４＋−用ブーＹネル処理装置を管理していな
い中央６す３．叩装置上で動作する仮想ｎ１算機の入出
力命令が」−記共用グヤネル処即装置配下の入出力装置
に対するアクセスであるか否かを判定するアクセス判５
５７ｒｊｌＸと、該アクセス判定部による判定結−果に
従って」１記アクセスが上記共用ヂ、Ｙネル処理装置配
下の入出力装置ＩＴに対するものである場合に使用不可
能状７７１’４を示１−争件コードを返却する条件コー
ド生成部どもそなえたことを特徴とする共用ＣＩＩＰア
クセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173624A JPS6065363A (ja) | 1983-09-20 | 1983-09-20 | 共用ｃｈｐアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173624A JPS6065363A (ja) | 1983-09-20 | 1983-09-20 | 共用ｃｈｐアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065363A true JPS6065363A (ja) | 1985-04-15 |
| JPH0126103B2 JPH0126103B2 (ja) | 1989-05-22 |
Family
ID=15964057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173624A Granted JPS6065363A (ja) | 1983-09-20 | 1983-09-20 | 共用ｃｈｐアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140145A (ja) * | 1985-12-14 | 1987-06-23 | Nec Corp | 仮想計算機システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52105741A (en) * | 1976-03-02 | 1977-09-05 | Nec Corp | Input and output sharing device |
-
1983
- 1983-09-20 JP JP58173624A patent/JPS6065363A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52105741A (en) * | 1976-03-02 | 1977-09-05 | Nec Corp | Input and output sharing device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140145A (ja) * | 1985-12-14 | 1987-06-23 | Nec Corp | 仮想計算機システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0126103B2 (ja) | 1989-05-22 |
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