JPS6065573A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS6065573A JPS6065573A JP58173147A JP17314783A JPS6065573A JP S6065573 A JPS6065573 A JP S6065573A JP 58173147 A JP58173147 A JP 58173147A JP 17314783 A JP17314783 A JP 17314783A JP S6065573 A JPS6065573 A JP S6065573A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- thin film
- film transistor
- picture element
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は薄膜トランジスタに関し、より詳細には、液晶
ディスプレイパネルやＥＬディスプレイパネル等のスイ
ッチング素子として適用可能な、通常マトリクス状に複
数個配設される薄膜トランジスタに関するものである。
ディスプレイパネルやＥＬディスプレイパネル等のスイ
ッチング素子として適用可能な、通常マトリクス状に複
数個配設される薄膜トランジスタに関するものである。
従来技術
薄膜トランジスタをドツトマトリクス方式の液晶ディプ
レイパネルやＥｌディスプレイパネル等のスイッチング
素子に適用する場合、第１図に示す如く、ＸＹ方向にマ
トリクス状に形成される各画素部３について１個ずつの
薄膜１−ランジスタ２が設けられる。従来技術では、第
２図に示す如く、薄膜トランジスタ４はゲート電極５ａ
と不図示の絶縁層と半導体層７とソース電極６ｂとドレ
イン電極６ａとからなり、Ｘ方向配線５とＹ方向配線６
の交差部分かられずかにずらした位置に設けられるのが
一般的である。第１図の様なディスプレイパネル１に於
いて、解像度を上げるには１画素部３の面積を小さくし
て画素密度を高くする必要があるが、その場合、薄膜ト
ランジスタ２の占有面積の為に画素部３の間口率が低下
するという問題がある。従って、薄膜トランジスタ２も
できるだけ小面積化する事が望ましい。しかし、第２図
に示す如き従来の形状の薄膜トランジスタ４では、製造
上の制限及び所定のオン電流値の確保という点から、小
面積化に限界があった。又、画素部８と薄膜トランジス
タ４は別々に形成されるため、製造工程が比較的複雑で
あった。
レイパネルやＥｌディスプレイパネル等のスイッチング
素子に適用する場合、第１図に示す如く、ＸＹ方向にマ
トリクス状に形成される各画素部３について１個ずつの
薄膜１−ランジスタ２が設けられる。従来技術では、第
２図に示す如く、薄膜トランジスタ４はゲート電極５ａ
と不図示の絶縁層と半導体層７とソース電極６ｂとドレ
イン電極６ａとからなり、Ｘ方向配線５とＹ方向配線６
の交差部分かられずかにずらした位置に設けられるのが
一般的である。第１図の様なディスプレイパネル１に於
いて、解像度を上げるには１画素部３の面積を小さくし
て画素密度を高くする必要があるが、その場合、薄膜ト
ランジスタ２の占有面積の為に画素部３の間口率が低下
するという問題がある。従って、薄膜トランジスタ２も
できるだけ小面積化する事が望ましい。しかし、第２図
に示す如き従来の形状の薄膜トランジスタ４では、製造
上の制限及び所定のオン電流値の確保という点から、小
面積化に限界があった。又、画素部８と薄膜トランジス
タ４は別々に形成されるため、製造工程が比較的複雑で
あった。
目 的
本発明は、液晶ディスプレイパネル等のスイッチング素
子として使用される薄膜ｌ・ランジスタに於いて、ディ
スプレイパネルの画素の開口率を増加させ解像度を高く
する事の可能な小面積のＮ膜トランジスタを提供する事
を目的とする。又、所定のオン電流値を確保しながら画
素の開口率を増加させる事の可能な薄膜トランジスタを
提供することを目的とする。更に、製造方法の簡単な画
素スイッチング用薄膜トランジスタを提供する事を目的
とする。
子として使用される薄膜ｌ・ランジスタに於いて、ディ
スプレイパネルの画素の開口率を増加させ解像度を高く
する事の可能な小面積のＮ膜トランジスタを提供する事
を目的とする。又、所定のオン電流値を確保しながら画
素の開口率を増加させる事の可能な薄膜トランジスタを
提供することを目的とする。更に、製造方法の簡単な画
素スイッチング用薄膜トランジスタを提供する事を目的
とする。
構成
本発明の構成について、以下、具体的な実茄例ｔこ基づ
いて説明する。第３図は本発明を適用した薄膜トランジ
スタ１６をスイッチング素子とする液晶ディスプレイパ
ネル９の部分平面図、第４図は１画素分の拡大斜視図、
第５図は第３図のＩ−■線に沿った断面図である。第３
図に示す如く、絶縁性基板１３上にはＸ方向配線１０及
び１画素毎に１個ずつ点線で示す様な四角形のリング状
を成すゲート電極１０ａが夫々形成され、その上は全面
的に絶縁層１４（第５図参照）に覆われている。第５図
に於いて、絶縁層１４上には、第４図に２点鎖線で示す
様な形状の半導体層１５が形成され、更にその上に第３
図に示す如きＹ方向配線１１及び前記各ゲート電極１０
ａの上方に四角形のリング状を成すドレイン電極１１ａ
が夫々形成されると共に、各ドレインｌ［１１ａのリン
グの内側にソース電−４？１Ａ１２ａを１部とする画素
部電極層１２が夫々形成されている。第４図に示される
様に、リング状のゲート電極ｉｏａ、絶縁層１４（第５
図参照）、半導体層１５．リング状のドレインＮ極１１
ａ、ソース電極１２ａからなる薄膜トーランジスタ１６
は画素部Ｎ極１２の周囲をリング状に囲んでいる。尚、
対向共通電極及び液晶の一封入等に関しては公知であり
、本発明と関係のない部分であるので説明を省略する。
いて説明する。第３図は本発明を適用した薄膜トランジ
スタ１６をスイッチング素子とする液晶ディスプレイパ
ネル９の部分平面図、第４図は１画素分の拡大斜視図、
第５図は第３図のＩ−■線に沿った断面図である。第３
図に示す如く、絶縁性基板１３上にはＸ方向配線１０及
び１画素毎に１個ずつ点線で示す様な四角形のリング状
を成すゲート電極１０ａが夫々形成され、その上は全面
的に絶縁層１４（第５図参照）に覆われている。第５図
に於いて、絶縁層１４上には、第４図に２点鎖線で示す
様な形状の半導体層１５が形成され、更にその上に第３
図に示す如きＹ方向配線１１及び前記各ゲート電極１０
ａの上方に四角形のリング状を成すドレイン電極１１ａ
が夫々形成されると共に、各ドレインｌ［１１ａのリン
グの内側にソース電−４？１Ａ１２ａを１部とする画素
部電極層１２が夫々形成されている。第４図に示される
様に、リング状のゲート電極ｉｏａ、絶縁層１４（第５
図参照）、半導体層１５．リング状のドレインＮ極１１
ａ、ソース電極１２ａからなる薄膜トーランジスタ１６
は画素部Ｎ極１２の周囲をリング状に囲んでいる。尚、
対向共通電極及び液晶の一封入等に関しては公知であり
、本発明と関係のない部分であるので説明を省略する。
次に、液晶ディスプレイパネル９に於ける薄膜、１〜ラ
ンジスタ１６の製造方法の１例について、第６図〜第９
図の断面図を参考に説明する。先ず、第６図に示す様に
、石英板、セラミック板、−コーニング７０５９等の絶
縁性基板１３上にモリブデン。
ンジスタ１６の製造方法の１例について、第６図〜第９
図の断面図を参考に説明する。先ず、第６図に示す様に
、石英板、セラミック板、−コーニング７０５９等の絶
縁性基板１３上にモリブデン。
ニクロム、アルミニウム等の金属をスパッタリングや真
空Ｎ廿法により成膜し、フォトリソ工程によりＸ方向配
置１０（第３図参照）、ゲート電極１０ａの形状にバタ
ン形成する。この膜厚は５，０００人程以下すると良い
。次に、第７図に示す如り、−８１０２又はＳ！３Ｎ４
等の絶縁層１４を減圧ＣＶＤ法やグロー放電ＣＶＤ法に
より成膜する。絶縁層１４の膜厚は５ 、０００人程以
下すると良い。その後、第８図に示す様に、非晶質シリ
コン、多結晶シリコン、結晶シリコン、 Ｔ、ｅ 、
Ｑｄ Ｓｅ等を、半導体層１５としてグロー放電ＣＶＤ
法、減圧ＣＶＤ法、真空蒸着法等により成膜し、フォト
リソ工程にて所定の形状にバタン形成する。半導体層１
５の成膜条件として、例えば非晶質シリコンをグロー放
電ＣＶＤ法を用いて形成する場合は、使用カスＳｆ Ｈ
４： Ｈ２＝ １０ ： ９０．流１ ｉｏｏ３ＣＣＭ
、ＲＦパワー５Ｗ、基（反温度〜３００℃とし、多結晶
シリコンを減圧ＣＶＤ法を用いて形成する場合は、使用
ガスＳｉ Ｈ４１００９６，流量１ｏｏｓ ｃＣＭ、基
板温度〜７００℃とすると良い。又、フォトリソ工程に
於けるエツチング液は、非晶質シリコン又は多結晶シリ
コンの場合、ＨＦ：ＨＮＯ３：ＣＨ３Ｃ００Ｈ＝１ ：
３ ： ５として用いるのが好適である。半導体層１
５の膜厚は約５ 、０００人程以下すると良い。次に、
Ｈ９図に示す如く、モリブデン、ニクロム、アルミニウ
ム等の金属をスパッタリングや真空蒸着法により成膜し
、フォトリソ工程によりＹ方向配線１１（第３図参照）
、ドレイン電極１１ａ２画素部電極１２（ソース電極１
２ａを含む）の形状にバタン形成する。この膜厚は約ｉ
ｐｍとすると良い。又、フォトリソ工程に於けるエツ
チング液は、ニクロムを用いた場合は硝酸第２セリウム
アンモニウム：過塩素酸：Ｈ２０＝１ ：１ ：５とし
、アルミニウムを用いた場合はＨ３ＰＯ４： ＨＮＯ３
： Ｃ１−＋３ Ｃ０ＯＨ： Ｈ２０＝１６：’１：２
：１とするとよい。
空Ｎ廿法により成膜し、フォトリソ工程によりＸ方向配
置１０（第３図参照）、ゲート電極１０ａの形状にバタ
ン形成する。この膜厚は５，０００人程以下すると良い
。次に、第７図に示す如り、−８１０２又はＳ！３Ｎ４
等の絶縁層１４を減圧ＣＶＤ法やグロー放電ＣＶＤ法に
より成膜する。絶縁層１４の膜厚は５ 、０００人程以
下すると良い。その後、第８図に示す様に、非晶質シリ
コン、多結晶シリコン、結晶シリコン、 Ｔ、ｅ 、
Ｑｄ Ｓｅ等を、半導体層１５としてグロー放電ＣＶＤ
法、減圧ＣＶＤ法、真空蒸着法等により成膜し、フォト
リソ工程にて所定の形状にバタン形成する。半導体層１
５の成膜条件として、例えば非晶質シリコンをグロー放
電ＣＶＤ法を用いて形成する場合は、使用カスＳｆ Ｈ
４： Ｈ２＝ １０ ： ９０．流１ ｉｏｏ３ＣＣＭ
、ＲＦパワー５Ｗ、基（反温度〜３００℃とし、多結晶
シリコンを減圧ＣＶＤ法を用いて形成する場合は、使用
ガスＳｉ Ｈ４１００９６，流量１ｏｏｓ ｃＣＭ、基
板温度〜７００℃とすると良い。又、フォトリソ工程に
於けるエツチング液は、非晶質シリコン又は多結晶シリ
コンの場合、ＨＦ：ＨＮＯ３：ＣＨ３Ｃ００Ｈ＝１ ：
３ ： ５として用いるのが好適である。半導体層１
５の膜厚は約５ 、０００人程以下すると良い。次に、
Ｈ９図に示す如く、モリブデン、ニクロム、アルミニウ
ム等の金属をスパッタリングや真空蒸着法により成膜し
、フォトリソ工程によりＹ方向配線１１（第３図参照）
、ドレイン電極１１ａ２画素部電極１２（ソース電極１
２ａを含む）の形状にバタン形成する。この膜厚は約ｉ
ｐｍとすると良い。又、フォトリソ工程に於けるエツ
チング液は、ニクロムを用いた場合は硝酸第２セリウム
アンモニウム：過塩素酸：Ｈ２０＝１ ：１ ：５とし
、アルミニウムを用いた場合はＨ３ＰＯ４： ＨＮＯ３
： Ｃ１−＋３ Ｃ０ＯＨ： Ｈ２０＝１６：’１：２
：１とするとよい。
次に、もう１つの実施例として液晶ディスプレイパネル
１７の断面図を第１０図に示し簡単に説明する。第１０
図に於いては、第５図に於ける薄膜トランジスタ１６の
各層の順序が逆になっている。即ち、絶縁基板１３上に
、先ずドレイン電極１１ａ９画素部電極１２（ソース電
極１２ａを含む）を形成し、その上に半導体Ｈ１５を所
定の形状に形成し、次に絶縁層１４を全面的に形成し、
最後にゲート電極１０ａを形成している。これは第５図
に比べて、ソース電極１２ａ、ドレイン電極１１ａの部
分での段差がなく断切れが生じにくいという効果がある
。
１７の断面図を第１０図に示し簡単に説明する。第１０
図に於いては、第５図に於ける薄膜トランジスタ１６の
各層の順序が逆になっている。即ち、絶縁基板１３上に
、先ずドレイン電極１１ａ９画素部電極１２（ソース電
極１２ａを含む）を形成し、その上に半導体Ｈ１５を所
定の形状に形成し、次に絶縁層１４を全面的に形成し、
最後にゲート電極１０ａを形成している。これは第５図
に比べて、ソース電極１２ａ、ドレイン電極１１ａの部
分での段差がなく断切れが生じにくいという効果がある
。
更に別の実施例として液晶ディスプレイパネル１８の断
面図を第１１図に示ず。第５図では、ソース電極１２ａ
が画素部電極１２と一体化されていたが、第１１図の場
合は、ソース電極１２ｂと画素部電極１２Ｃは別個に設
けられている。画素部電極１２Ｃは透明導電膜からなり
、特に画素部に透過度を持たせるという効果がある。
面図を第１１図に示ず。第５図では、ソース電極１２ａ
が画素部電極１２と一体化されていたが、第１１図の場
合は、ソース電極１２ｂと画素部電極１２Ｃは別個に設
けられている。画素部電極１２Ｃは透明導電膜からなり
、特に画素部に透過度を持たせるという効果がある。
更に別の実施例として液晶ティスプレィパネル１９の断
面図を第１２図に示す。第１２図に於いては、画素部電
極１２の下方にゲート電極１０ａと一体化して対向１１
Ｍ１０ｂを形成している。その結果コンデンサを設けた
事になり１．薄膜トランジスタ２０のオフ時の電荷の流
出を遅らせるという効果がある。
面図を第１２図に示す。第１２図に於いては、画素部電
極１２の下方にゲート電極１０ａと一体化して対向１１
Ｍ１０ｂを形成している。その結果コンデンサを設けた
事になり１．薄膜トランジスタ２０のオフ時の電荷の流
出を遅らせるという効果がある。
効 果
以上の如く、本発明により、ソースＮ極を画素部電極と
一体化した上、画素部電極を取り囲む様に作り込まれた
薄膜トランジスタが実現されるから、画素の開口率が上
りディスプレイパネルの解像度を高くする事が可能にな
る。又、第１３図のグラフに示す様に薄膜トランジスタ
のドレイン電流値は で決定されるが、本発明によりチャネル幅Ｗを大きく取
ることができるため、従来に比べてＩｄを大きくする事
が可能となる。これは、薄膜１−ランジスタを小面積化
した場合にも所定のオン電流値を確保する事ができると
いう効果がある。但し、Ｉｄニドレイン電流、Ｗ：チャ
ネル幅、Ｌ：チャネル長、μ：電界効果移動度、Ｃｉ
：ＭＯ８容聞。
一体化した上、画素部電極を取り囲む様に作り込まれた
薄膜トランジスタが実現されるから、画素の開口率が上
りディスプレイパネルの解像度を高くする事が可能にな
る。又、第１３図のグラフに示す様に薄膜トランジスタ
のドレイン電流値は で決定されるが、本発明によりチャネル幅Ｗを大きく取
ることができるため、従来に比べてＩｄを大きくする事
が可能となる。これは、薄膜１−ランジスタを小面積化
した場合にも所定のオン電流値を確保する事ができると
いう効果がある。但し、Ｉｄニドレイン電流、Ｗ：チャ
ネル幅、Ｌ：チャネル長、μ：電界効果移動度、Ｃｉ
：ＭＯ８容聞。
Ｖｃ、 ： ’ｊ −トＮ圧、 ＶＴ ｈ ： シキイ
値電圧、 Ｖｃｏ ：供給電圧である。更に、半導体層
を画素部の下部全面に作成するとフォトリソ工程による
ソース・ドレイン電極部の断切れが生じにくくなるとい
う効果がある。又、半導体層がＸ方向配線、Ｙ方向配線
にオーバーラツプしている為フォトリソ工程に於ける精
度が従来に比べて低くてすみ、位置合せ等がしやすくな
るという効果がある。
値電圧、 Ｖｃｏ ：供給電圧である。更に、半導体層
を画素部の下部全面に作成するとフォトリソ工程による
ソース・ドレイン電極部の断切れが生じにくくなるとい
う効果がある。又、半導体層がＸ方向配線、Ｙ方向配線
にオーバーラツプしている為フォトリソ工程に於ける精
度が従来に比べて低くてすみ、位置合せ等がしやすくな
るという効果がある。
尚、本発明は上述の実施例に限定される事なく種々の変
形、応用が可能である事は勿論であって、液晶ディスプ
レイパネルのみならず、マトリクス状に配列した複数個
の電極を選択的にオンオフ動作させる事により画面上で
選択的に発光乃至は光吸収を起こさせて画働のディスプ
レイを行なう任意のドツトマトリクス型ディスプレイ装
置に適用する事が可能である。
形、応用が可能である事は勿論であって、液晶ディスプ
レイパネルのみならず、マトリクス状に配列した複数個
の電極を選択的にオンオフ動作させる事により画面上で
選択的に発光乃至は光吸収を起こさせて画働のディスプ
レイを行なう任意のドツトマトリクス型ディスプレイ装
置に適用する事が可能である。
第１図は、液晶ディスプレイパネルの概略図、第２図は
液晶ディスプレイパネルのスイッチング素子として従来
使用されている薄膜トランジスタの形状を示す１画素分
の平面図、第３図は本発明を適用した液晶ディスプレイ
パネルの部分平面図、第４図は第３図に於ける１画素分
の斜視図、第５図は第３図のＩ−Ｉ線に沿った断面図、
第６図乃苗筒９図は第３図の液晶ディスプレイパネルの
製造方法の１例を示す断面図、第１０図はもう１つの実
施例を示す断面図、第１１図は更に別の実施例を示す断
面図、第１２図は更に別の実施例を示す断面図、第１３
図はドレイン電流とゲート電圧の関係を示すグラフ図で
ある。 （符号の説明） １．９，１７，１８，１９ ： 液晶ディスプレイパネ
ル１０： Ｘ方向配線 １０ａ： ゲート電極 １０ｂ二 対向電極 １１： Ｙ方向配線 １１ａ ： ドレイン電極 １２．１２ｃ： 画素部電極 １２ａ、１２ｂ ： ’）−スミ極 １３： 絶縁基板 １４： 絶縁層 １５： 半導体層 第１図 ス 多１３２図 第３図 第４図 第５図 第６図 ＼ 旦 第７図 ＼ 旦 第８図
液晶ディスプレイパネルのスイッチング素子として従来
使用されている薄膜トランジスタの形状を示す１画素分
の平面図、第３図は本発明を適用した液晶ディスプレイ
パネルの部分平面図、第４図は第３図に於ける１画素分
の斜視図、第５図は第３図のＩ−Ｉ線に沿った断面図、
第６図乃苗筒９図は第３図の液晶ディスプレイパネルの
製造方法の１例を示す断面図、第１０図はもう１つの実
施例を示す断面図、第１１図は更に別の実施例を示す断
面図、第１２図は更に別の実施例を示す断面図、第１３
図はドレイン電流とゲート電圧の関係を示すグラフ図で
ある。 （符号の説明） １．９，１７，１８，１９ ： 液晶ディスプレイパネ
ル１０： Ｘ方向配線 １０ａ： ゲート電極 １０ｂ二 対向電極 １１： Ｙ方向配線 １１ａ ： ドレイン電極 １２．１２ｃ： 画素部電極 １２ａ、１２ｂ ： ’）−スミ極 １３： 絶縁基板 １４： 絶縁層 １５： 半導体層 第１図 ス 多１３２図 第３図 第４図 第５図 第６図 ＼ 旦 第７図 ＼ 旦 第８図
Claims (1)
- 【特許請求の範囲】 １、半導体層上に絶縁層を介してゲート電極をリング状
に配置し、前記半導体層に接触すると共に前記リング状
ゲート電極の内側及び外側に互いに薩隔させて１対の電
極を設けた事を特徴とするｕｐｒＭトランジスタ。 ？、上記第１項に於いて、前記１対の電極の１方が液晶
ディスプレイパネルの画素部電極層と一体化されている
事を特徴とする薄膜トランジスタ。 ３、上記第１項に於いて、前記１対の電極の１方がエレ
クトロルミネセンスの画素部電極層と一体化されている
事を特徴とする薄膜トランジスタ。 ４、上記第２項又は上記第３項に於いて、前記半導体層
を前記画素部電極層の下部全面に設けた事を特徴とする
薄膜トランジスタ。 ５、上記第４項に於いて、前記半導体層の下方に絶縁層
を介して対向電極層を設け、コンデンサを形成した事を
特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173147A JPS6065573A (ja) | 1983-09-21 | 1983-09-21 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173147A JPS6065573A (ja) | 1983-09-21 | 1983-09-21 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065573A true JPS6065573A (ja) | 1985-04-15 |
Family
ID=15954972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173147A Pending JPS6065573A (ja) | 1983-09-21 | 1983-09-21 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065573A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2601801A1 (fr) * | 1986-07-16 | 1988-01-22 | Morin Francois | Ecran d'affichage a matrice active utilisant du carbure de silicium amorphe hydrogene et procede de fabrication de cet ecran |
| US5414283A (en) * | 1993-11-19 | 1995-05-09 | Ois Optical Imaging Systems, Inc. | TFT with reduced parasitic capacitance |
-
1983
- 1983-09-21 JP JP58173147A patent/JPS6065573A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2601801A1 (fr) * | 1986-07-16 | 1988-01-22 | Morin Francois | Ecran d'affichage a matrice active utilisant du carbure de silicium amorphe hydrogene et procede de fabrication de cet ecran |
| US5414283A (en) * | 1993-11-19 | 1995-05-09 | Ois Optical Imaging Systems, Inc. | TFT with reduced parasitic capacitance |
| US5614427A (en) * | 1993-11-19 | 1997-03-25 | Ois Optical Imaging Systems, Inc. | Method of making an array of TFTs having reduced parasitic capacitance |
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