JPS6065616A - 階段波電圧発生回路 - Google Patents
階段波電圧発生回路Info
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- JPS6065616A JPS6065616A JP17293583A JP17293583A JPS6065616A JP S6065616 A JPS6065616 A JP S6065616A JP 17293583 A JP17293583 A JP 17293583A JP 17293583 A JP17293583 A JP 17293583A JP S6065616 A JPS6065616 A JP S6065616A
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- JP
- Japan
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- gate
- differential amplifier
- voltage
- staircase
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
- H03K4/023—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform by repetitive charge or discharge of a capacitor, analogue generators
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、積分形アナログ・デジタル（Ａ／Ｄ）変換装
置などで重要な構成要素となる階段波電圧発生回路に係
り、とくに消巷電力が極めて小さく集積化に適した、絶
縁ゲート形階段波電圧発生回路に関する。
置などで重要な構成要素となる階段波電圧発生回路に係
り、とくに消巷電力が極めて小さく集積化に適した、絶
縁ゲート形階段波電圧発生回路に関する。
近年半導体集積回路技術の進歩によってアナログ信号と
デジタル信号を同一基板上で扱うような多機能の大規模
集積回路（Ｌａｒｇｅ ５ｃａｌｅ、Ｉｎｔｅｇｒａｔ
ｅｄ−ｃｉｒｃｕｉｔ ； Ｌ Ｓ Ｉ ）を作ること
ができるようになってきた。とくに絶縁ゲート形（、、
Ｍ Ｉ Ｓ形： Ｍｅｔａｌ ■ｎ５ａｌａｔｏｒ Ｓ
ｅｍ１ｃｏｎ −ｄｕｃｔｏｒ形）Ｔ、ＳＩは、種々の
ＲＯＭ （ＲｅａｄＱｎ Ｉ ｙＭｅｍｏ ｒ ３’
：読出し専用メモリ）やＲＡＭ（］％ａｍｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ ；任意のアドレスに読出し書
込めるメモリ）、あるいは論理回路、アナログ増幅器な
どを同一基板上に集積でき、低消費′重力の多（少能Ｌ
ＳＩを実現できる可能性に豊んだ装置である。
デジタル信号を同一基板上で扱うような多機能の大規模
集積回路（Ｌａｒｇｅ ５ｃａｌｅ、Ｉｎｔｅｇｒａｔ
ｅｄ−ｃｉｒｃｕｉｔ ； Ｌ Ｓ Ｉ ）を作ること
ができるようになってきた。とくに絶縁ゲート形（、、
Ｍ Ｉ Ｓ形： Ｍｅｔａｌ ■ｎ５ａｌａｔｏｒ Ｓ
ｅｍ１ｃｏｎ −ｄｕｃｔｏｒ形）Ｔ、ＳＩは、種々の
ＲＯＭ （ＲｅａｄＱｎ Ｉ ｙＭｅｍｏ ｒ ３’
：読出し専用メモリ）やＲＡＭ（］％ａｍｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ ；任意のアドレスに読出し書
込めるメモリ）、あるいは論理回路、アナログ増幅器な
どを同一基板上に集積でき、低消費′重力の多（少能Ｌ
ＳＩを実現できる可能性に豊んだ装置である。
このようなアナログ信号、デジタル信号の両方を扱うＬ
ＳＩでは、両者の変換が同一基板上で行ないうろことが
望ましく、その際基準となる電圧を与える回路は極めて
重要な部分となる。
ＳＩでは、両者の変換が同一基板上で行ないうろことが
望ましく、その際基準となる電圧を与える回路は極めて
重要な部分となる。
第１図は、従来用いられていた階段波電圧を発生する回
路の構成を示したものであって、たとえば１責分形のＡ
／Ｄ変換装置々どで用いられるものである。
路の構成を示したものであって、たとえば１責分形のＡ
／Ｄ変換装置々どで用いられるものである。
図中１は基準階段波電圧発生器、２は差動増幅器、３は
出力端子である。ＭＩＳ形ＬＳＩでは通例回路の負荷は
容量性であることが多いので、出力端子３には図示のよ
うに負荷容ｔ（ＣＬ）４が付く。
出力端子である。ＭＩＳ形ＬＳＩでは通例回路の負荷は
容量性であることが多いので、出力端子３には図示のよ
うに負荷容ｔ（ＣＬ）４が付く。
第１図に示したような回路では、負荷容量４を限られた
時間で充放電できるだけの出力アドミッタンスを増幅器
２の出力部に持たせる必要があるために、出力部のトラ
ンジスタに電流を十分流して高い相互コンダクタンス（
ｇ、）の状態で動作させている。たとえばＣ１，＝５１
）Ｆ、立上り時間を０．５ μＳｅｃとするとｇｍ 〜
０．２ｍｓ （Ｓ ：ジーメンス）が必要であり、電流
としてはこの出方部だけで（１，１〜０．５ ｍ Ａ程
度が必要になる。
時間で充放電できるだけの出力アドミッタンスを増幅器
２の出力部に持たせる必要があるために、出力部のトラ
ンジスタに電流を十分流して高い相互コンダクタンス（
ｇ、）の状態で動作させている。たとえばＣ１，＝５１
）Ｆ、立上り時間を０．５ μＳｅｃとするとｇｍ 〜
０．２ｍｓ （Ｓ ：ジーメンス）が必要であり、電流
としてはこの出方部だけで（１，１〜０．５ ｍ Ａ程
度が必要になる。
Ａｉ Ｉ Ｓ形ＬＳＩは本来低消費重力をその特徴にし
ている装置であるのにこのような電力消費の多い部分が
基板上に局在すると、基板全体の電力消費バランスを欠
き、他の部分の特長が生がせなくなり、多機能ＬＳＩの
性能が極めて不満足なものになってしまう。
ている装置であるのにこのような電力消費の多い部分が
基板上に局在すると、基板全体の電力消費バランスを欠
き、他の部分の特長が生がせなくなり、多機能ＬＳＩの
性能が極めて不満足なものになってしまう。
本発明の目的は上記間噸点を解決した、ＭＩＳ形ＬＳＩ
上に搭載するのに適した低消費電力の階段波電圧発生回
路を提供することにある。
上に搭載するのに適した低消費電力の階段波電圧発生回
路を提供することにある。
上記目的を達成する為に本発明では、基準階段波電圧発
生器の出力を差動増幅器の一方の入力へ接続し、差動増
幅器の出力を帰還ゲートのゲート電極へ接続し、帰還ゲ
ートのドレイン又はソースを差動増幅器の他方の入力へ
接続し、この接続された節点を出力とする階段波電圧発
生回路を構成する。これにより負荷容量の充放電を極め
て小さな消費電力で行なえるようにするものであり、低
消費電力の多機能ＬＳＩの実現を可能にするものである
。
生器の出力を差動増幅器の一方の入力へ接続し、差動増
幅器の出力を帰還ゲートのゲート電極へ接続し、帰還ゲ
ートのドレイン又はソースを差動増幅器の他方の入力へ
接続し、この接続された節点を出力とする階段波電圧発
生回路を構成する。これにより負荷容量の充放電を極め
て小さな消費電力で行なえるようにするものであり、低
消費電力の多機能ＬＳＩの実現を可能にするものである
。
以下本発明を実施例によって説明する。
第２図ａは本発明の１実施例を示す図であり、第２図す
は内部波形を示す図である。
は内部波形を示す図である。
第２図ａに於て１１は基準階段波電圧発生器、１２は差
動増幅器、１５は帰還ゲートとなるＰチャネルＭＩＳ形
ＰＥＴ、１６はリセットゲートとなるＮチャネルＭＩＳ
形Ｆ’ＥＴである。
動増幅器、１５は帰還ゲートとなるＰチャネルＭＩＳ形
ＰＥＴ、１６はリセットゲートとなるＮチャネルＭＩＳ
形Ｆ’ＥＴである。
第２図すを用いて動作原理を説明する。まず時刻ｔ＝ｔ
ｏ％ｔ、に督いてリセットゲート１６を介して出力端子
１３を最低′電圧Ｖｔ、（この例でけＯＶ ） Ｋリセ
ットする。１＝１．でリセットゲートを非導通Ｖ”ＯＦ
Ｆ’″）にして、基準電圧発生器１１から正方向のステ
ップ電圧を差動増幅器１２の負入力へ与える（Ｖり。こ
れによって差動増幅器１２の出力電圧Ｖｏは過渡的に負
方向になる（第２図ｂ１８）。このため帰還ゲート１５
は導通（”ＯＮ”）して出力端子１３の′ポ圧ＶＯＵＴ
は引き上げられる。ＶＯＵＴ は差動増幅器１２の正入
力に帰還されているのでＶＯＵＴ がほぼＶｔに等しく
なると帰還ゲートが” ＯＦ Ｆ ” してＶＯＵＴ
ユ■１になる。以下ｔ１〜ｔ２の過程をくり返して行な
うことにより階段波電圧を出力する。
ｏ％ｔ、に督いてリセットゲート１６を介して出力端子
１３を最低′電圧Ｖｔ、（この例でけＯＶ ） Ｋリセ
ットする。１＝１．でリセットゲートを非導通Ｖ”ＯＦ
Ｆ’″）にして、基準電圧発生器１１から正方向のステ
ップ電圧を差動増幅器１２の負入力へ与える（Ｖり。こ
れによって差動増幅器１２の出力電圧Ｖｏは過渡的に負
方向になる（第２図ｂ１８）。このため帰還ゲート１５
は導通（”ＯＮ”）して出力端子１３の′ポ圧ＶＯＵＴ
は引き上げられる。ＶＯＵＴ は差動増幅器１２の正入
力に帰還されているのでＶＯＵＴ がほぼＶｔに等しく
なると帰還ゲートが” ＯＦ Ｆ ” してＶＯＵＴ
ユ■１になる。以下ｔ１〜ｔ２の過程をくり返して行な
うことにより階段波電圧を出力する。
第２図ａのような本発明の回路によれば、差動増幅器１
２が充放電すべき容量は主に帰還ゲート１５のゲート容
量ＣＩ５であって、これは駆動すべき負荷容量ＣＬに比
べてずつと小さくすることができる。一方負荷容量を充
電する帰還ゲート１５は、Ｏｒ、を駆動するだけ十分相
互コンダクタンスｇ。が高い必要があるが、帰還ゲート
１５には貫通電流（直流電流）は流れないので消費する
電力は極めて小さい。すなわち出力端子電圧ＶＯＵＴ
の最高値をＶ）！１最低値をＶｔ、とじ、この一連の（
ｎ回）階段波電圧発生を、１秒間にｆ回行なうとすると
、帰還ゲートとリセットゲートで消費される′重力Ｐｏ
υＴはＰＯＵＴ−＝ＩＣＬ（Ｖ）Ｉ ＶＬ ）２ｆ で
与えられる。Ｖｕ ＶＬ＝３Ｖ、ｆ−１００ＫＨｚ （
一連の階段波を１秒間に出力する回数なので全り周波数
は高くない）とするとＣＬ＝５ｐＦでＰ。ＵＴ＝４．５
μＷと極めて小さい。従ってこの回路の電力消費は、小
形の差動増幅器１２だけで決まシ、これは上記のように
駆′＠ｂ ８ ｔ ＣＩ ５が小さいので、第１図の従
来例に比べ消費′電力を数分の−から１桁小さくするこ
とができる。
２が充放電すべき容量は主に帰還ゲート１５のゲート容
量ＣＩ５であって、これは駆動すべき負荷容量ＣＬに比
べてずつと小さくすることができる。一方負荷容量を充
電する帰還ゲート１５は、Ｏｒ、を駆動するだけ十分相
互コンダクタンスｇ。が高い必要があるが、帰還ゲート
１５には貫通電流（直流電流）は流れないので消費する
電力は極めて小さい。すなわち出力端子電圧ＶＯＵＴ
の最高値をＶ）！１最低値をＶｔ、とじ、この一連の（
ｎ回）階段波電圧発生を、１秒間にｆ回行なうとすると
、帰還ゲートとリセットゲートで消費される′重力Ｐｏ
υＴはＰＯＵＴ−＝ＩＣＬ（Ｖ）Ｉ ＶＬ ）２ｆ で
与えられる。Ｖｕ ＶＬ＝３Ｖ、ｆ−１００ＫＨｚ （
一連の階段波を１秒間に出力する回数なので全り周波数
は高くない）とするとＣＬ＝５ｐＦでＰ。ＵＴ＝４．５
μＷと極めて小さい。従ってこの回路の電力消費は、小
形の差動増幅器１２だけで決まシ、これは上記のように
駆′＠ｂ ８ ｔ ＣＩ ５が小さいので、第１図の従
来例に比べ消費′電力を数分の−から１桁小さくするこ
とができる。
第３図は本発明の別の実施例を示す図である。
第３図では帰還ゲート１９としてＮチャネルＩＧＦＥＴ
を用いており、基準階段波発生器１１の出力Ｖ＋は差動
増幅器１２の正相入力端子へ接続され、出力端子１３は
逆相入力へ接続されている。
を用いており、基準階段波発生器１１の出力Ｖ＋は差動
増幅器１２の正相入力端子へ接続され、出力端子１３は
逆相入力へ接続されている。
第３図に示した回路の動作原理は第２図ａの回路と同様
である。
である。
第３図に示した回路では帰還ゲート１９は出力端子１３
をソース側に接続した、いわゆるソースフオロワになっ
ている。このような構成にすれば、単−形チャネルのＩ
ＧＦＢＴのみで回路を構成することが可能である。
をソース側に接続した、いわゆるソースフオロワになっ
ている。このような構成にすれば、単−形チャネルのＩ
ＧＦＢＴのみで回路を構成することが可能である。
第４図は本発明の別の実施例を示す図であり、第５図は
その内部波形を示したものである。
その内部波形を示したものである。
第４図は上昇する階段波と下降する階段波が連続して発
生できる回路である。また基準階段波電圧発生器のより
具体的な回路も２種類併せて示した。
生できる回路である。また基準階段波電圧発生器のより
具体的な回路も２種類併せて示した。
第４図に於て２１および３１はそれぞれ基準階段波電圧
発生器であり、２１は電荷転送形基準階段波電圧発生器
、３１は容量とスイッチのアレーによる基準階段波電圧
発生器である。
発生器であり、２１は電荷転送形基準階段波電圧発生器
、３１は容量とスイッチのアレーによる基準階段波電圧
発生器である。
３１０基準階段波電圧発生器では、例えば上昇する階段
波を作るときは、ＶＬＬとＶＲＤを初期値Ｖ Ｌ、Ｉｂ
ｌ’に動パルスφ８厘〜φｓＮ’を高レベル、φ・８１
〜ｇ８’ｓＮヲ低レベル、リセットゲート４１を“ＯＮ
′″（φｎｃが高レベル）にして初期設定を行なう（第
５図ｔｌ−１２）。このとき容量アレー３４の両端の電
圧は等しくＶＬで、ある。Ｖ■■を最高電圧ｖＨに設定
しておき、シフトレジスタ３５を動作させて、φ８１．
φ１１２．・・・ を第５図のように順次低レベルｓ
Ｇ’８１ ｒ ’１ｓ２１・・・ を順次高レベルにす
ると、スイッチゲートアレー３３による切り換えにより
容量アレー３４のスイッチ側の端子電圧が順次Ｖ）ｌに
なり、同時に差動増幅器１２の負入力側Ｖ＋ｒ ＶＬ １０の電圧は約□ずつ順次上昇する（第５図１４＋ ｔ
ｔ ＋ ｔｓ ）。但しｎはアレーの容量の数である。
波を作るときは、ＶＬＬとＶＲＤを初期値Ｖ Ｌ、Ｉｂ
ｌ’に動パルスφ８厘〜φｓＮ’を高レベル、φ・８１
〜ｇ８’ｓＮヲ低レベル、リセットゲート４１を“ＯＮ
′″（φｎｃが高レベル）にして初期設定を行なう（第
５図ｔｌ−１２）。このとき容量アレー３４の両端の電
圧は等しくＶＬで、ある。Ｖ■■を最高電圧ｖＨに設定
しておき、シフトレジスタ３５を動作させて、φ８１．
φ１１２．・・・ を第５図のように順次低レベルｓ
Ｇ’８１ ｒ ’１ｓ２１・・・ を順次高レベルにす
ると、スイッチゲートアレー３３による切り換えにより
容量アレー３４のスイッチ側の端子電圧が順次Ｖ）ｌに
なり、同時に差動増幅器１２の負入力側Ｖ＋ｒ ＶＬ １０の電圧は約□ずつ順次上昇する（第５図１４＋ ｔ
ｔ ＋ ｔｓ ）。但しｎはアレーの容量の数である。
引き続き、下降する階段波を作るときは逆にφＩ＋＋＋
φ８２．・・・ を順次高レベル、φ８１゜７６２、・
・・を順次低レベルにすると、再びスイッチゲートアレ
ーによる切り換えにより、増幅器１２ＶＨＶｒ。
φ８２．・・・ を順次高レベル、φ８１゜７６２、・
・・を順次低レベルにすると、再びスイッチゲートアレ
ーによる切り換えにより、増幅器１２ＶＨＶｒ。
の負入力側１０の１［う；圧は□だけ順次下降する（第
５図ｔ１０ ＋ ｔ１３ ＋ ｔｔ４）。なお、ここで
ｄｓ＋ ＋’・、はφＳｌ＋・・・の反転パルスであっ
て、φ６電。
５図ｔ１０ ＋ ｔ１３ ＋ ｔｔ４）。なお、ここで
ｄｓ＋ ＋’・、はφＳｌ＋・・・の反転パルスであっ
て、φ６電。
・・・が切り換るときほとんど同時に逆相に切り換る。
下降パルスから新たにスタートしたいときは、リセット
ゲート４１およびスイッチゲートアレー３３（でよって
容量アレー３４の両端の１Ｅ圧を高レベルＶｉにリセッ
トしてから同様の過程を行なえばよい。
ゲート４１およびスイッチゲートアレー３３（でよって
容量アレー３４の両端の１Ｅ圧を高レベルＶｉにリセッ
トしてから同様の過程を行なえばよい。
３１のような基準階段波電圧発生器は、容量の充放電と
、シフトレジスタの駆動だけであるので、消費電力は小
さく、とくにシフトレジスタを相補形（Ｃｏｍｐｌｅｍ
ｅｎ’ｔａｒｙ形）で作るときは直流電流がほとんど流
れないようにすることが容易であるので極めて小さい消
費電力で動作する。
、シフトレジスタの駆動だけであるので、消費電力は小
さく、とくにシフトレジスタを相補形（Ｃｏｍｐｌｅｍ
ｅｎ’ｔａｒｙ形）で作るときは直流電流がほとんど流
れないようにすることが容易であるので極めて小さい消
費電力で動作する。
２１は電荷転送素子を利用した基準階段波電圧発生器で
、上昇する階段波のときはＰチャネルゲート２２〜２４
を用いて正孔を差動増幅器１２の負入力１０へ転送する
。電荷転送素子の駆動法は種々あるが、とこではその１
例を第５図に示す。
、上昇する階段波のときはＰチャネルゲート２２〜２４
を用いて正孔を差動増幅器１２の負入力１０へ転送する
。電荷転送素子の駆動法は種々あるが、とこではその１
例を第５図に示す。
第５１’ｌｔ３〜ｔ４に示したφＣ２φｆＰがそれであ
って、φｒＰ、φＣを低レベル（ＰチャネルゲートはＯ
Ｎ”）にして正孔をゲート２３の下へとり込み、φｒＰ
、φＣを順次” ＯＦ Ｆ ”にするとゲート２３の下
の正孔は負入力１０へ転送される。パルスφＣの低レベ
ル電圧をＶφＬ、ゲート２３のしきい電圧をＶＴ２３
ｔ ゲート２３の容量を０２３、負入力１０の容量をＣ
ＩＯとすると、１回の転送で下降する階段波電圧を発生
するときはＮチャネルゲート２５〜２７を用いて同様に
行なう。
って、φｒＰ、φＣを低レベル（ＰチャネルゲートはＯ
Ｎ”）にして正孔をゲート２３の下へとり込み、φｒＰ
、φＣを順次” ＯＦ Ｆ ”にするとゲート２３の下
の正孔は負入力１０へ転送される。パルスφＣの低レベ
ル電圧をＶφＬ、ゲート２３のしきい電圧をＶＴ２３
ｔ ゲート２３の容量を０２３、負入力１０の容量をＣ
ＩＯとすると、１回の転送で下降する階段波電圧を発生
するときはＮチャネルゲート２５〜２７を用いて同様に
行なう。
２１のような電荷転送形の基準階段波電圧発生器は、や
はり容量の充放電だけで直流電流は極めてわずかである
為、消費電力は小さい。さらに電荷蓄積ゲー）２３．２
６の容量は、ｎ段の階段波さくすることができ、第４図
２１に示すようにｎの如何にかかわらずゲートは２２〜
２７の６個で良いので非常に小形の発生器とすることが
できる。
はり容量の充放電だけで直流電流は極めてわずかである
為、消費電力は小さい。さらに電荷蓄積ゲー）２３．２
６の容量は、ｎ段の階段波さくすることができ、第４図
２１に示すようにｎの如何にかかわらずゲートは２２〜
２７の６個で良いので非常に小形の発生器とすることが
できる。
さて帰１菫ゲート１よびリセットゲートＡは相補形ＭＩ
Ｓゲート４５．５５のペアで構成され、上昇パルスのと
きはＰチャネルゲート４５が帰還ゲート、Ｎチャネルゲ
ートがリセットゲートＡになる。下降パルスのときは逆
である。また４２゜４３．５２．５３は、これら帰還ゲ
ート、リセットゲートＡのゲートをプリチャージするゲ
ートである。
Ｓゲート４５．５５のペアで構成され、上昇パルスのと
きはＰチャネルゲート４５が帰還ゲート、Ｎチャネルゲ
ートがリセットゲートＡになる。下降パルスのときは逆
である。また４２゜４３．５２．５３は、これら帰還ゲ
ート、リセットゲートＡのゲートをプリチャージするゲ
ートである。
この出力部分の動作は次の通りである。
上昇するパルスの場合を例にとる。まずφＩｊＤを低レ
ベルにして帰還ゲートを４５（Ｐチャネル側）に選択す
る（第５図１＝１． ）。同時にφｐｎを低レベルにし
て節点６３を高レベルにし、リセットゲー）Ａ（５５）
を介して節点６１をｏｖに放電する（１＋ 〜ｔ２ ）
。次にφＮＤによってゲート５３を“’ ＯＮ ”にし
て節点６３をＯＶにする（ｔ＝ｔ２）。１＝１４で増幅
器の負入力へステップパルスが伝わり（Ｖ［）、φＰＵ
を高レベルにすると節点６２が高インピーダンスになっ
てＶｏが低レベル側ヘシフトする（ｔ”ｔｓ）。このた
め帰還ゲート４５が°’ＯＮ”になって帰還がががり節
点６１はほぼＶｒと同じ電圧になる（ｔｓ〜ｉ６）。
ベルにして帰還ゲートを４５（Ｐチャネル側）に選択す
る（第５図１＝１． ）。同時にφｐｎを低レベルにし
て節点６３を高レベルにし、リセットゲー）Ａ（５５）
を介して節点６１をｏｖに放電する（１＋ 〜ｔ２ ）
。次にφＮＤによってゲート５３を“’ ＯＮ ”にし
て節点６３をＯＶにする（ｔ＝ｔ２）。１＝１４で増幅
器の負入力へステップパルスが伝わり（Ｖ［）、φＰＵ
を高レベルにすると節点６２が高インピーダンスになっ
てＶｏが低レベル側ヘシフトする（ｔ”ｔｓ）。このた
め帰還ゲート４５が°’ＯＮ”になって帰還がががり節
点６１はほぼＶｒと同じ電圧になる（ｔｓ〜ｉ６）。
出力ゲート４６をφＷによってＩｔ ＯＮ ＋７すると
ＶｌがＶＯＵＴ として現われる（ｔ＝ｔａ ）。以下
この過程をくり返して階段波を出力する。出力ゲート４
６は負荷と発生器を分離する為に用いたものであって、
これによって階段波発生過程での雑音が負荷側に現われ
ないようにするものである。
ＶｌがＶＯＵＴ として現われる（ｔ＝ｔａ ）。以下
この過程をくり返して階段波を出力する。出力ゲート４
６は負荷と発生器を分離する為に用いたものであって、
これによって階段波発生過程での雑音が負荷側に現われ
ないようにするものである。
下降パルスのときも上記と同様にして第５図ｔ９〜ｔ１
５に示したようなタイミングで階段波電圧を出力できる
。
５に示したようなタイミングで階段波電圧を出力できる
。
なお第５図に示したパルスは、上昇後下降する階段波を
示したのでφＮυは常時低レベル（ゲート５２が”ＯＦ
Ｆ”）になる。下降後上昇したり、各々独立に出力した
りするときは各ゲート４２゜４３．５２．５３への印加
パルスはそれぞれの場合に応じて変わることはもちろん
である。
示したのでφＮυは常時低レベル（ゲート５２が”ＯＦ
Ｆ”）になる。下降後上昇したり、各々独立に出力した
りするときは各ゲート４２゜４３．５２．５３への印加
パルスはそれぞれの場合に応じて変わることはもちろん
である。
第２図〜第４図においてＭＩＳＦＥＴのソース端子に矢
印を付したものがＰチャネル形であり、その他のものは
Ｎチャネル形である。
印を付したものがＰチャネル形であり、その他のものは
Ｎチャネル形である。
以上説明したように本発明では容ｉ性負荷を有する階段
波電圧発生器の消費電力を極めて小さいものにすること
ができ、これによりたとえばアナログ信号をデジタル信
号に変換する機構を有する多機能ＭＩＳ形ＬＳＩなどに
本回路を搭載し、ＭＩＳ形ＬＳＩの特長を生がして基板
全体にわたって低消費′ｒｌ−ｉ力でバランスのとれた
ＬＳＩが実現でき、これに伴い、バッテリーで動作する
ような低消費電力のシステムがコンパクトに実現できる
ものである。
波電圧発生器の消費電力を極めて小さいものにすること
ができ、これによりたとえばアナログ信号をデジタル信
号に変換する機構を有する多機能ＭＩＳ形ＬＳＩなどに
本回路を搭載し、ＭＩＳ形ＬＳＩの特長を生がして基板
全体にわたって低消費′ｒｌ−ｉ力でバランスのとれた
ＬＳＩが実現でき、これに伴い、バッテリーで動作する
ような低消費電力のシステムがコンパクトに実現できる
ものである。
第１図は、従来の階段波電圧発生回路図、第２図ａは、
本発明の実施例の回路図、第２図すは、本発明の実施例
の動作を示すパルス・タイミング図、第３図は、本発明
の別の実施例の回路図、第４図は、本発明の更に別の実
施例の回路図、第５図は、本発明の実施例の動作を示す
パルス・タイミング図である。 １・・・基準階段波電圧発生器、２・・・差動増幅器、
３・・・出力端子、４・・・負荷容量、１ｏ・・・差動
増幅器への入力端、１１・・・基準階段波電圧発生器、
１２・・・差動増幅器、１３・・・出力端子、１５川帰
還ゲート、２１．３１・・・基準階段波電圧発生器、４
１・・・リセットゲート、２２，２３．２４・・・Ｐチ
ャネルゲート、２５，２６．２７・・・Ｎチャネルゲー
ト、４５゜５５・・・帰還ゲート又は、リセットゲート
、４２゜４３．５２．５３・・・プリチャージ用ゲート
、ＶＬＴ。 ・・、基準低レベル電圧、■ＨＦＩ・・・基準高レベル
電圧、ＶＲＤ −’）セット電圧、Ｖ［・・・基準入力
電圧、ＶＯ・・・差動増幅器出力端電圧、ＶＯＵＴ ・
・・出力端子電圧、φｐｎ 、φＮＤ 、φＰＵ＋φＴ
ＪＤ＋φＷ、φＩＮＩφＣ２φＩ Ｐ”・駆動パルス、
ｔｌ”ｔｌ５・・・時刻、但しｔｌ−ｔｌ５（Ｉｔ） ′ｆＪ／図 第 ？ 図 第１頁の続き ０発 明 者 池 永 伸 −国分寺市東恋ケ窪央研究
所内
本発明の実施例の回路図、第２図すは、本発明の実施例
の動作を示すパルス・タイミング図、第３図は、本発明
の別の実施例の回路図、第４図は、本発明の更に別の実
施例の回路図、第５図は、本発明の実施例の動作を示す
パルス・タイミング図である。 １・・・基準階段波電圧発生器、２・・・差動増幅器、
３・・・出力端子、４・・・負荷容量、１ｏ・・・差動
増幅器への入力端、１１・・・基準階段波電圧発生器、
１２・・・差動増幅器、１３・・・出力端子、１５川帰
還ゲート、２１．３１・・・基準階段波電圧発生器、４
１・・・リセットゲート、２２，２３．２４・・・Ｐチ
ャネルゲート、２５，２６．２７・・・Ｎチャネルゲー
ト、４５゜５５・・・帰還ゲート又は、リセットゲート
、４２゜４３．５２．５３・・・プリチャージ用ゲート
、ＶＬＴ。 ・・、基準低レベル電圧、■ＨＦＩ・・・基準高レベル
電圧、ＶＲＤ −’）セット電圧、Ｖ［・・・基準入力
電圧、ＶＯ・・・差動増幅器出力端電圧、ＶＯＵＴ ・
・・出力端子電圧、φｐｎ 、φＮＤ 、φＰＵ＋φＴ
ＪＤ＋φＷ、φＩＮＩφＣ２φＩ Ｐ”・駆動パルス、
ｔｌ”ｔｌ５・・・時刻、但しｔｌ−ｔｌ５（Ｉｔ） ′ｆＪ／図 第 ？ 図 第１頁の続き ０発 明 者 池 永 伸 −国分寺市東恋ケ窪央研究
所内
Claims (1)
- 【特許請求の範囲】 １、正相、逆相の２人力を有する差動増幅器と、該差動
増幅器の一方の入力に接続された基準階段波電圧発生器
と、該差動増幅器の他方の入力にソース又はドレインを
、該差動増幅器の出力をゲートにそれぞれ接続した帰還
用絶縁ゲート形７ｂ；界効果トランジスタ（ＩＧＦ’Ｅ
Ｔ）と、該帰還用ＩＧＦＥＴのソース又はドレインが該
差動増幅器の入力と接続される節点にソース又はドレイ
ンを阪続し、ゲートに印加されるパルスによって該節点
をリセットするリセット用ＩＧＦ”ＥＴとを少なくとも
設けたことを特徴とする階段波電圧発生回路。 ２、特許請求の範囲第１項記載の階段波電圧発生ツチを
設け、各々のＩＧＦＥＴのゲートと外部電源（アースを
含む）との間にプリチャージゲートを設けたことを特徴
とする階段波電圧発生回路。 ３、特許請求の範囲第１項記載の階段波電圧発生回路に
おいて、少なくとも３個以上の連続したゲートから成る
電荷転送素子をＰチャネル、Ｎチャネル６１組並置して
基準階段波電圧発生器としたことを特徴とする階段波電
圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17293583A JPS6065616A (ja) | 1983-09-21 | 1983-09-21 | 階段波電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17293583A JPS6065616A (ja) | 1983-09-21 | 1983-09-21 | 階段波電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065616A true JPS6065616A (ja) | 1985-04-15 |
Family
ID=15951075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17293583A Pending JPS6065616A (ja) | 1983-09-21 | 1983-09-21 | 階段波電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065616A (ja) |
-
1983
- 1983-09-21 JP JP17293583A patent/JPS6065616A/ja active Pending
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