JPS6066473A - Ｍｏｓ型半導体装置の入力保護回路 - Google Patents
Ｍｏｓ型半導体装置の入力保護回路Info
- Publication number
- JPS6066473A JPS6066473A JP58175306A JP17530683A JPS6066473A JP S6066473 A JPS6066473 A JP S6066473A JP 58175306 A JP58175306 A JP 58175306A JP 17530683 A JP17530683 A JP 17530683A JP S6066473 A JPS6066473 A JP S6066473A
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- JP
- Japan
- Prior art keywords
- gate
- region
- well
- regions
- electric potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電力用ＭＯ３型半導体装置のゲート保護ダイ
オードの構成に関するものである。
オードの構成に関するものである。
従来例の構成とその問題点
一般に電力用ＭＯＳ Ｆ Ｅ Ｔの駆動に於ては、ゲー
ト電位を正のみでなく負にも印加する。これはスイッチ
ング動作の過渡特性を改善するためであるが、そのため
、ゲート保護夕゛イオードは両極性のものでなければな
らない。ダイオードを逆向きに２ケ接続すれば良いが、
そのために幻、半々゛ｉ体基板内にｎｐｎ （又はｐ
ｎ ｐ 、）構造が出来てしまうので、耐圧の向上や動
作の信頼性等が今後の進展にとっての重要な課題になっ
ていた。半導体基板がドレインであるため高電圧が印加
される場合には、保護ダイオードの構成でドレイン耐圧
が左右されるため特に問題である。
ト電位を正のみでなく負にも印加する。これはスイッチ
ング動作の過渡特性を改善するためであるが、そのため
、ゲート保護夕゛イオードは両極性のものでなければな
らない。ダイオードを逆向きに２ケ接続すれば良いが、
そのために幻、半々゛ｉ体基板内にｎｐｎ （又はｐ
ｎ ｐ 、）構造が出来てしまうので、耐圧の向上や動
作の信頼性等が今後の進展にとっての重要な課題になっ
ていた。半導体基板がドレインであるため高電圧が印加
される場合には、保護ダイオードの構成でドレイン耐圧
が左右されるため特に問題である。
その様な従来例を第１図に示す。図に於て、Ｎ＋基板１
−１上にＮ型エピタキ７ヤル層１−２が約１０ミクロン
厚で形成されていて半導体基板１を構成し、ゲート２が
その基板表面にｏ、１ミクロン厚のゲート酸化膜３を介
して形成されている。ゲート２に自己整合してＰ型ベー
ス領域４訃よびＭソース５がイオン注入および拡散によ
り形成されていて、Ｐペース４とＮ＋ソース５は金属電
極６で炸絡しである。Ｐベース４とゲート酸化膜３の界
面の伝導度がゲート２に印加されるゲート電位により制
御される。ここに基板１はドレインである。基板１表面
にＰ型領域（以下Ｐウェルと略記）１１、およびその中
にＮ型領域９，１ｏが形成されていて、それぞれ金属電
極７，８により本体ＭＯ８ＦＥＴのソース６及びゲート
２へ接続されてゲート保巡回路が１ｉｌ成されている。
−１上にＮ型エピタキ７ヤル層１−２が約１０ミクロン
厚で形成されていて半導体基板１を構成し、ゲート２が
その基板表面にｏ、１ミクロン厚のゲート酸化膜３を介
して形成されている。ゲート２に自己整合してＰ型ベー
ス領域４訃よびＭソース５がイオン注入および拡散によ
り形成されていて、Ｐペース４とＮ＋ソース５は金属電
極６で炸絡しである。Ｐベース４とゲート酸化膜３の界
面の伝導度がゲート２に印加されるゲート電位により制
御される。ここに基板１はドレインである。基板１表面
にＰ型領域（以下Ｐウェルと略記）１１、およびその中
にＮ型領域９，１ｏが形成されていて、それぞれ金属電
極７，８により本体ＭＯ８ＦＥＴのソース６及びゲート
２へ接続されてゲート保巡回路が１ｉｌ成されている。
同図中に示す様に、Ｎ型領域９，１０とＰウェル１１お
よび基板１とにより、ｎｐｎ Ｉ・ランジスタがこれに
より作り込まれたことになる。ドレイン耐圧は、こうし
て構成されるｎｐｎ）ランジスタのＢｖｃＥｏ（ベース
Ｍ時のコレクターエミッタ耐圧）の影響を受ける。ＢＶ
ｃＥＯを高めるには、ペース１１が、エミッタとして作
用するＮ型領域９．１０に対して正電位にならない・よ
うにしなければならない。ゲート電位ＶＧＳ （Ｏのと
き、Ｐベース１１の電位は、Ｎ型領域１０の電位、すな
わち■Ｇｓに対してΔＶだけ正電位になる。ここにΔ■
はｎｐダイオードの順方向電圧ｖＦに近い値である。Δ
ＶよりＦ ＫなるとＰベース１１・Ｎ領域１０が完全に
順バイアスになりＮ領域１ｏから電子がＰベース１１中
へ注入されるのでドレイン１とＮ領域１ｏ間の耐圧が低
下する。次にケート電位ＶＧｓが正に切替ると、Ｎ領域
１０とＰベース１１は正方向へ持ち上けられ、Ｐベース
１１とＮ領域９間が順バイアスされる。先程と同様、電
子がＮ領域９からＰベース１１中へ注入され、ドレイン
１とＮ領域９間の耐圧が低下する。こうして、トレイン
に印加出来る電圧が低く抑えられていた。
よび基板１とにより、ｎｐｎ Ｉ・ランジスタがこれに
より作り込まれたことになる。ドレイン耐圧は、こうし
て構成されるｎｐｎ）ランジスタのＢｖｃＥｏ（ベース
Ｍ時のコレクターエミッタ耐圧）の影響を受ける。ＢＶ
ｃＥＯを高めるには、ペース１１が、エミッタとして作
用するＮ型領域９．１０に対して正電位にならない・よ
うにしなければならない。ゲート電位ＶＧＳ （Ｏのと
き、Ｐベース１１の電位は、Ｎ型領域１０の電位、すな
わち■Ｇｓに対してΔＶだけ正電位になる。ここにΔ■
はｎｐダイオードの順方向電圧ｖＦに近い値である。Δ
ＶよりＦ ＫなるとＰベース１１・Ｎ領域１０が完全に
順バイアスになりＮ領域１ｏから電子がＰベース１１中
へ注入されるのでドレイン１とＮ領域１ｏ間の耐圧が低
下する。次にケート電位ＶＧｓが正に切替ると、Ｎ領域
１０とＰベース１１は正方向へ持ち上けられ、Ｐベース
１１とＮ領域９間が順バイアスされる。先程と同様、電
子がＮ領域９からＰベース１１中へ注入され、ドレイン
１とＮ領域９間の耐圧が低下する。こうして、トレイン
に印加出来る電圧が低く抑えられていた。
発明の目的
本発明はゲート保護回路の耐圧を向上せしめることを目
的とする。
的とする。
発明の構成
本発明に於ては、Ｐベース１１は、Ｎ領域９捷たは１０
のより電位の低い方と常に同電位になり、Ｐベース１１
がＮ領域９，１ｏに対して決して正電位にならない様に
ゲート保護回路が構成される。
のより電位の低い方と常に同電位になり、Ｐベース１１
がＮ領域９，１ｏに対して決して正電位にならない様に
ゲート保護回路が構成される。
実施例の説明
本発明の実施例を第２図に示す。番号１〜１１は第１図
と対応している。但し、本体ＭＯ８Ｆ ＥＴは省略しで
ある。
と対応している。但し、本体ＭＯ８Ｆ ＥＴは省略しで
ある。
Ｎ領域９，１０とＮ領域１２．１３および絶縁膜１４を
介して形成されたゲート１６および１βとてＭＯ３ＦＥ
Ｔ１およびＭＯ３ＦＥＴ２が（１１Ｉ）成されてｂる。
介して形成されたゲート１６および１βとてＭＯ３ＦＥ
Ｔ１およびＭＯ３ＦＥＴ２が（１１Ｉ）成されてｂる。
金属電極１７はＮ領域１２．１３吉Ｐウエル１１とを接
続している。本体ＭＯ３ＦＥＴのゲート端子ＧはＮ領域
１０およびＭＯ３ＦＥＴ１のゲート１５へ、本体ＭＯ３
ＦＥＴのソース端子ＳはＮ領域９おシよびＭＯ３ＦＥＴ
２のゲート１６へ接続されている。ゲート電位ｖＧｓ〈
０のとき、ＭＯ８ＦＥＴ２が導通し、Ｎ領域１０と１３
が同電位になる。すなわち金属電極１７により、Ｎ領域
１３とＰウェル１１が同電位になるので、Ｐウェル１１
はＮ領域１０と同電位になる。
続している。本体ＭＯ３ＦＥＴのゲート端子ＧはＮ領域
１０およびＭＯ３ＦＥＴ１のゲート１５へ、本体ＭＯ３
ＦＥＴのソース端子ＳはＮ領域９おシよびＭＯ３ＦＥＴ
２のゲート１６へ接続されている。ゲート電位ｖＧｓ〈
０のとき、ＭＯ８ＦＥＴ２が導通し、Ｎ領域１０と１３
が同電位になる。すなわち金属電極１７により、Ｎ領域
１３とＰウェル１１が同電位になるので、Ｐウェル１１
はＮ領域１０と同電位になる。
次にゲート電位ｖＧｓが正に切替わると、ＭＯ３ＦＥＴ
１が導通するので、領域１２と９が同電位、すなわちＰ
ウェル１１はＮ領域９と同電位になる。
１が導通するので、領域１２と９が同電位、すなわちＰ
ウェル１１はＮ領域９と同電位になる。
ゲート電位ｖＧｓ＝０ボルトのときは、ＭＯ８ＦＥＴ１
および２は共に非導通であるので、Ｐウェル１１はゲー
トと同電位Ｎ領域１０．ソースと同電位のＮ領域９のい
ずれとも接ｈ″、されていない。
および２は共に非導通であるので、Ｐウェル１１はゲー
トと同電位Ｎ領域１０．ソースと同電位のＮ領域９のい
ずれとも接ｈ″、されていない。
この時、ドレイン１−１に高′１Ｌ圧が印加されると、
ドレイン而１圧は、従来例と同様ｐ（Ｎ領域９又Ｑ、１
．１０をエミ、り、Ｐウェル１１をベース、Ｎエピタキ
ンヤル層１−２およびＮ＋基１−１をコレクタとするＢ
ＶｃＥＯになる。これに対して、本発明に於ては、ＭＯ
３ＦＥＴ１をノーマリオンのデプレーション型にしてお
くことにより、Ｐウェル１１をソースに接続されている
Ｎ領域９と同電位にしておくことで解決される。
ドレイン而１圧は、従来例と同様ｐ（Ｎ領域９又Ｑ、１
．１０をエミ、り、Ｐウェル１１をベース、Ｎエピタキ
ンヤル層１−２およびＮ＋基１−１をコレクタとするＢ
ＶｃＥＯになる。これに対して、本発明に於ては、ＭＯ
３ＦＥＴ１をノーマリオンのデプレーション型にしてお
くことにより、Ｐウェル１１をソースに接続されている
Ｎ領域９と同電位にしておくことで解決される。
ゲート端子Ｇへの外部からの高電圧は、それが正電位の
ときは、Ｎ領域１０とＰウェル１１の、負電位のときは
Ｎ領域９とＰウェルの１制圧でクランプされ、本体ＭＱ
ＳＦＥＴのゲート絶縁膜が保護される。ゲート保護回路
のＭＯ３ＦＥＴ１および２の閾値ｖＴ１および”Ｔ２は
それぞれ負および正を基本とするが、ゲート入カリーク
電ｂＩＬがある程度許容されれば、ｖＴ２負であっても
よい。
ときは、Ｎ領域１０とＰウェル１１の、負電位のときは
Ｎ領域９とＰウェルの１制圧でクランプされ、本体ＭＱ
ＳＦＥＴのゲート絶縁膜が保護される。ゲート保護回路
のＭＯ３ＦＥＴ１および２の閾値ｖＴ１および”Ｔ２は
それぞれ負および正を基本とするが、ゲート入カリーク
電ｂＩＬがある程度許容されれば、ｖＴ２負であっても
よい。
ＭＯ８ＦＥＴ１および２のゲ−１・絶縁膜１４は、本体
ＭＯ３ＦＥＴのゲート絶縁膜（第１図３）と同じである
必要はない。
ＭＯ３ＦＥＴのゲート絶縁膜（第１図３）と同じである
必要はない。
以上、ＮチャネルＭＯ３ＦＥＴの場合の保護回路につい
で述べたか、導電型を入れかえれば、Ｐチャンネルの場
合にも適用出来ることは勿論である。
で述べたか、導電型を入れかえれば、Ｐチャンネルの場
合にも適用出来ることは勿論である。
発明の効果
以上述べた様に、ゲートへの正・負の印加電圧において
、Ｎ領域９，１０に対して、Ｐウェル１１は順バイアス
されることがなく、常により低電位側のＮ領域と同電位
になっている。すなわち、Ｎ領域９または１ｏをエミ、
り、Ｐウェルをベース、Ｎ基板１をコレクタとするｎｐ
ｎｌ・ランジスタのコレクタ・エミッタ耐圧は、Ｂｖｃ
Ｅｏでな（、ＢｖｃＥｏとなる。一般にＢＶｏＢｏ＞Ｂ
ｖｏＥｏであるから、不発りＪでは、ドレイン面ｊ圧が
高い。これにより、両極性入力の場合においても、高耐
圧ＭＯ３ＦＥＴの製造が可能になり、高速スイッチング
、尚耐圧化の両立が達成される。
、Ｎ領域９，１０に対して、Ｐウェル１１は順バイアス
されることがなく、常により低電位側のＮ領域と同電位
になっている。すなわち、Ｎ領域９または１ｏをエミ、
り、Ｐウェルをベース、Ｎ基板１をコレクタとするｎｐ
ｎｌ・ランジスタのコレクタ・エミッタ耐圧は、Ｂｖｃ
Ｅｏでな（、ＢｖｃＥｏとなる。一般にＢＶｏＢｏ＞Ｂ
ｖｏＥｏであるから、不発りＪでは、ドレイン面ｊ圧が
高い。これにより、両極性入力の場合においても、高耐
圧ＭＯ３ＦＥＴの製造が可能になり、高速スイッチング
、尚耐圧化の両立が達成される。
第１図は従来のゲート保護回路の構造断面図、第２図は
本発明の一実施例によるゲート保護回路構造断面図であ
る。 １−−−Ｎ型半導体基板、９，１０，１２．１３・・・
・・Ｎ領域、 １１・・・・Ｐベース（ウェル）、１５
゜１６・・・・・ゲート、１７・・・・・電極。
本発明の一実施例によるゲート保護回路構造断面図であ
る。 １−−−Ｎ型半導体基板、９，１０，１２．１３・・・
・・Ｎ領域、 １１・・・・Ｐベース（ウェル）、１５
゜１６・・・・・ゲート、１７・・・・・電極。
Claims (2)
- （１）第１導電型の半導体基板に形成された本体ＭＯ３
ＦＥＴ、上記基板の一方の主面に形成された第２導電型
のウェル領域、上記ウェル領域内に形成された第１導電
型の第１．第２および第３領域、上記第１と第２領域間
および第２と第３領域間を導通せしめうる位置に絶縁膜
を介して上記１上に形成された第１および第２ゲートを
イ」し、上記第１ゲートおよび第３領域は、本体ＭＯ３
ＦＥＴのゲートへ、上記第２ゲートおよび第１領域は年
臼」Ｍ−は本体ＭＯ８ＦＥＴのリースへ接続され、」二
記第２領域は上記ウェル領域へ接続されてなることを特
徴とするＭＯ８型半導体装置の入力保護回路。 - （２）第１ゲート直下のウェル領域表面に第１導電型の
反転層が形成されていて、ゲート電位が零ボルトでも第
１および第２領域間が導通状態であることを特徴とする
特徴とする特許請求の範面第１項記載のＭＯ３型半導体
装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175306A JPS6066473A (ja) | 1983-09-22 | 1983-09-22 | Ｍｏｓ型半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175306A JPS6066473A (ja) | 1983-09-22 | 1983-09-22 | Ｍｏｓ型半導体装置の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066473A true JPS6066473A (ja) | 1985-04-16 |
Family
ID=15993787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175306A Pending JPS6066473A (ja) | 1983-09-22 | 1983-09-22 | Ｍｏｓ型半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005106361A1 (en) * | 2004-04-28 | 2005-11-10 | Mohamed Samir Ahmed Atta | The double door refrigerator |
| JP2010510662A (ja) * | 2006-11-16 | 2010-04-02 | アルファ アンド オメガ セミコンダクター，リミテッド | 垂直方向過渡電圧サプレッサ（ｔｖｓ）とｅｍｉフィルタのための回路構成と製造処理 |
-
1983
- 1983-09-22 JP JP58175306A patent/JPS6066473A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005106361A1 (en) * | 2004-04-28 | 2005-11-10 | Mohamed Samir Ahmed Atta | The double door refrigerator |
| JP2010510662A (ja) * | 2006-11-16 | 2010-04-02 | アルファ アンド オメガ セミコンダクター，リミテッド | 垂直方向過渡電圧サプレッサ（ｔｖｓ）とｅｍｉフィルタのための回路構成と製造処理 |
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