JPS6066830A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6066830A JPS6066830A JP58175794A JP17579483A JPS6066830A JP S6066830 A JPS6066830 A JP S6066830A JP 58175794 A JP58175794 A JP 58175794A JP 17579483 A JP17579483 A JP 17579483A JP S6066830 A JPS6066830 A JP S6066830A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor
- semiconductor device
- wafer
- semiconductor wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P54/00—Cutting or separating of wafers, substrates or parts of devices
Landscapes
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１女雨分野
この発明は半導体装置の製造方法に関し、より詳しく社
半導体ウェーハから多数の半導体ベレット全製造する方
法に関する。
半導体ウェーハから多数の半導体ベレット全製造する方
法に関する。
背景技術
トランジスタ、ダイオード等の−１へ心外装置１′１を
： ｉｊ＋ｊｌ造する場合、第１図に示１ように、一枚
の丁尊体ウェーハｌに多数の半導体素子２全形成し１．
ノ、四面に金属層３，４全形成したのち、各半導体素子
２．２間全切断分離して、多数の半導体ベレット全製造
する工程全経て製造する。こ＼で、−１ζ間の金属層３
は各半導体素子２毎に独立しているか、裏面の釜属層４
は一様に形成されており連Ｊｉ＋ｉ： していることが
多い。また、各半導体素子２，２間に一切…１する場曾
、一般にダインレグ法によることか多い。ところが、層
間の釜属層４が銀等の１１すζ質のものである場合、グ
インングソウで完／１ｚカットしようとすると・軟質の
銀がダインングブレードに目詰りして、ダイン〉・グが
不［Ｊ■能になる。この／こめ、第２図に示すように、
半導体ウェーハ］の裏ωＪｖｃ接層テープ５全貼リイ」
け、半導体つＪ−−ノ・〕’−） ８ ［ｔｊから所定
の残り代ｔｋ設けてダイシング溝６全形成した後、半導
体ウェーハｌに撓屈力全作多敗の、′ｉ′−導体ペレッ
トに製造している。しかしながら、半導体女子２ ＋／
）寸法がｌ ａｓ”以下の小型のもσ）では、半導体ウ
ェーハｌに大きな撓屈万全作用させることかできないこ
と、および裏［１’ｌＪの金属に’ｉ ４が１吠質であ
るために、イホ実にブレーキングが行なえず、俵故個の
半導体ペレットが金属層４で連結状態になった。いわゆ
るアベック不良が発生［〜やすかった。
： ｉｊ＋ｊｌ造する場合、第１図に示１ように、一枚
の丁尊体ウェーハｌに多数の半導体素子２全形成し１．
ノ、四面に金属層３，４全形成したのち、各半導体素子
２．２間全切断分離して、多数の半導体ベレット全製造
する工程全経て製造する。こ＼で、−１ζ間の金属層３
は各半導体素子２毎に独立しているか、裏面の釜属層４
は一様に形成されており連Ｊｉ＋ｉ： していることが
多い。また、各半導体素子２，２間に一切…１する場曾
、一般にダインレグ法によることか多い。ところが、層
間の釜属層４が銀等の１１すζ質のものである場合、グ
インングソウで完／１ｚカットしようとすると・軟質の
銀がダインングブレードに目詰りして、ダイン〉・グが
不［Ｊ■能になる。この／こめ、第２図に示すように、
半導体ウェーハ］の裏ωＪｖｃ接層テープ５全貼リイ」
け、半導体つＪ−−ノ・〕’−） ８ ［ｔｊから所定
の残り代ｔｋ設けてダイシング溝６全形成した後、半導
体ウェーハｌに撓屈力全作多敗の、′ｉ′−導体ペレッ
トに製造している。しかしながら、半導体女子２ ＋／
）寸法がｌ ａｓ”以下の小型のもσ）では、半導体ウ
ェーハｌに大きな撓屈万全作用させることかできないこ
と、および裏［１’ｌＪの金属に’ｉ ４が１吠質であ
るために、イホ実にブレーキングが行なえず、俵故個の
半導体ペレットが金属層４で連結状態になった。いわゆ
るアベック不良が発生［〜やすかった。
’；Ｃ′：＋υ■の１．ｉｉＪ示
〔１ゴ ＩＩリ 〕
この光明け、千事体素子の寸法が小さくかっ裏Ｉｔ’ｌ
＋の〈１＞属Ａ’Ｚが銀箔の軟實拐料よりなる場合であ
つでもアヘ゛ソク不艮企生じない半導体装置の製造方法
′Ｘセ提供することをｔ＝Ｉ Ｉ」’Ｊとする。
＋の〈１＞属Ａ’Ｚが銀箔の軟實拐料よりなる場合であ
つでもアヘ゛ソク不艮企生じない半導体装置の製造方法
′Ｘセ提供することをｔ＝Ｉ Ｉ」’Ｊとする。
１’ ４ｉｆ；成〕
こＵ）５１′：明Ｑユ、半導体ウェーハｉｌ′ｃ多液の
半導体素子？形成する工程と、半導体ウェーへの裏面の
ＩＳ半尊体素子間に対応する位置に絶縁１換？杉成する
工程と、半導体ウェーハの裏面の１）ＩＪ記絶Ａｉｄ
ＩＩ・超Ｉツ成部分以外に軟質金属層全形成する下＋１
＋１と、’ｌ” ３４；ｆ ｆ４＜ウェー・・全前記絶
縁膜に’ＡＩ’ Ｉ＋ｊ；する位置からゲｒンングする
工程と全ｚむことｋ ’４、＋徴とするもい−（’ ；
ｃ’・る。
半導体素子？形成する工程と、半導体ウェーへの裏面の
ＩＳ半尊体素子間に対応する位置に絶縁１換？杉成する
工程と、半導体ウェーハの裏面の１）ＩＪ記絶Ａｉｄ
ＩＩ・超Ｉツ成部分以外に軟質金属層全形成する下＋１
＋１と、’ｌ” ３４；ｆ ｆ４＜ウェー・・全前記絶
縁膜に’ＡＩ’ Ｉ＋ｊ；する位置からゲｒンングする
工程と全ｚむことｋ ’４、＋徴とするもい−（’ ；
ｃ’・る。
この発明は、半導体ウェーハの裏面σ）ダインジグ対応
位置に硬質の絶縁膜７有するから、゛Ｉ′導体ウェーハ
をハーフカットしてブレーキングする場合に、１１１１
記絶縁膜が確実に破断するし、’ｌ’ １６体つ工−ハ
全ダイシング法で完全カットしても、グイシンクフレー
ドのＩ３詰り７生しることｌぐ（ｉｌ＋実にダイシング
できる。
位置に硬質の絶縁膜７有するから、゛Ｉ′導体ウェーハ
をハーフカットしてブレーキングする場合に、１１１１
記絶縁膜が確実に破断するし、’ｌ’ １６体つ工−ハ
全ダイシング法で完全カットしても、グイシンクフレー
ドのＩ３詰り７生しることｌぐ（ｉｌ＋実にダイシング
できる。
発明全実施するための１１シ良の形態
以下に、この発明の実施例７図向全参１１４シて＋ｉ（
（’。
（’。
明する。
第４図ないし第９図はこの発明による方法の各段階にお
ける半導体ウェーハの断面図を示ず、。
ける半導体ウェーハの断面図を示ず、。
まずロ＋Ｉ＋Ｎ−半導体ウニー・Ｓ ｌ ’ｆｃ用意し
、表裏両１ｆｌｊ Ｋ （冥１１−膜等の絶縁膜８，９
全形成し、表面側の花Ａ、’、！ ＋１位、３のみに窓
３′１．全形威し、Ｎ−型領域内にＰ型イく純１（？り
を・ｉ）仕ＩＩＩ＜ １１八敗してＰ種領域に形成する
ことにより、多液の゛１′１体感イ２？形成する（第４
図９゜次に、周知のフォトエツチング法によって、表＋
１＋１ｔｔｌｌｌの絶祷膜８にオーミック接触用の悪孔
１０全形成するとともに、裏面の絶縁膜９全前記各半導
１本７□Ｆ２，２間に対応する位置のみに残す（第５図
）０ 続いて・表１０ノの絶縁膜８上および惑乱１０に含むｒ
ｉ＝ ＋１＋ノｌ’ｃ ８ン全蒸Ａ”４して金属層３に
形成するととも＆ｃ、、９↓聞σ、）絶縁ｊ摸９上を含
む全面に、金全蒸漸して釜層４ ａ ２ ＩＩ醤成し、
さらにこの釜層４ａ上に銀を・７／＞ ｙ７ｊ Ｌでｉ
長潮４１）全れＩｉ曽することによって金属ｊ・；・１
４全ｊし成する（第６図）。
、表裏両１ｆｌｊ Ｋ （冥１１−膜等の絶縁膜８，９
全形成し、表面側の花Ａ、’、！ ＋１位、３のみに窓
３′１．全形威し、Ｎ−型領域内にＰ型イく純１（？り
を・ｉ）仕ＩＩＩ＜ １１八敗してＰ種領域に形成する
ことにより、多液の゛１′１体感イ２？形成する（第４
図９゜次に、周知のフォトエツチング法によって、表＋
１＋１ｔｔｌｌｌの絶祷膜８にオーミック接触用の悪孔
１０全形成するとともに、裏面の絶縁膜９全前記各半導
１本７□Ｆ２，２間に対応する位置のみに残す（第５図
）０ 続いて・表１０ノの絶縁膜８上および惑乱１０に含むｒ
ｉ＝ ＋１＋ノｌ’ｃ ８ン全蒸Ａ”４して金属層３に
形成するととも＆ｃ、、９↓聞σ、）絶縁ｊ摸９上を含
む全面に、金全蒸漸して釜層４ ａ ２ ＩＩ醤成し、
さらにこの釜層４ａ上に銀を・７／＞ ｙ７ｊ Ｌでｉ
長潮４１）全れＩｉ曽することによって金属ｊ・；・１
４全ｊし成する（第６図）。
次に、ｒｌ’導体ウェーハ１の表裏両面に接着テープに
貼り１・］け／このち剥離することにより、金属１・ご
３お・よび＜ｌントｊＩ４．Ｌのシリコンと絶縁膜８，
９上の１、１．・、ノ■ の ン’＜ ”５− Ａ：Ｉ
Ｉ Ｉｆｆ ｌ−で 、１ｔｒ＋ ｒ＊ ｌａ ８ −
Ｑ ｌ σ］４孝Ｂ ｂ２ｉ３および金層４ａｋ剥離
除去し、絶縁膜８σ）：さこ孔１０および絶縁膜９，９
間部分に、〈１２ ｋＪ’、 ｌ胃３」Ｓよび４全形成
する（第７図）１、 きしに、半導体ウェー、・＼１の裏［川（′Ｃ］メツ？
、ｉデー１５全貼り（Ｊけて・表ＪＪ“Ｉ）側から各半
導体素ｆ２，２間＆ｌＳ分？グイシンゲして、残り代が
６０〜８０１ノ程度のダイシング溝６全形成する（第８
１文１）。
貼り１・］け／このち剥離することにより、金属１・ご
３お・よび＜ｌントｊＩ４．Ｌのシリコンと絶縁膜８，
９上の１、１．・、ノ■ の ン’＜ ”５− Ａ：Ｉ
Ｉ Ｉｆｆ ｌ−で 、１ｔｒ＋ ｒ＊ ｌａ ８ −
Ｑ ｌ σ］４孝Ｂ ｂ２ｉ３および金層４ａｋ剥離
除去し、絶縁膜８σ）：さこ孔１０および絶縁膜９，９
間部分に、〈１２ ｋＪ’、 ｌ胃３」Ｓよび４全形成
する（第７図）１、 きしに、半導体ウェー、・＼１の裏［川（′Ｃ］メツ？
、ｉデー１５全貼り（Ｊけて・表ＪＪ“Ｉ）側から各半
導体素ｆ２，２間＆ｌＳ分？グイシンゲして、残り代が
６０〜８０１ノ程度のダイシング溝６全形成する（第８
１文１）。
この半導体ウェーハ１とト側（ｔ（してゴム板部の上Ｖ
ｃ１或せ、ｍ Ｎテープ５の−Ｉ−から％’ｌｉ製ロー
クローラせず）全転動させて、）１′韓体つ、Ｌ−ハ］
に撓屈万全１′β用せしめ、ダイジングｒｆ＜ｆ ６
（／用氏ｒ？ｌｓからソＪ １ｆｌｌσ〕絶縁膜９にか
けて破ｉｌｌ「ｌ １ ｋ生じさせて、谷゛１′導体六
子２毎に分１〜１Ｆする（第９図）。
ｃ１或せ、ｍ Ｎテープ５の−Ｉ−から％’ｌｉ製ロー
クローラせず）全転動させて、）１′韓体つ、Ｌ−ハ］
に撓屈万全１′β用せしめ、ダイジングｒｆ＜ｆ ６
（／用氏ｒ？ｌｓからソＪ １ｆｌｌσ〕絶縁膜９にか
けて破ｉｌｌ「ｌ １ ｋ生じさせて、谷゛１′導体六
子２毎に分１〜１Ｆする（第９図）。
」二記の製造方法にしｋがえば、ダイジングＬ：ｌ’ｊ
６に対応する裏面に、硬質の絶縁膜９が形成さノ１て
いるので、ブレーキング時に絶縁膜９が容易かつ確実に
破断し、アベック不良に発生じない。
６に対応する裏面に、硬質の絶縁膜９が形成さノ１て
いるので、ブレーキング時に絶縁膜９が容易かつ確実に
破断し、アベック不良に発生じない。
なお、」−記実施例は半導体つｊ−−ハコ全所定の残り
代全設けてバー）′カットシ、たのっブレー−−１−ン
グする場合について説明し、／こが、絶縁膜９ ｉ’Ｌ
ＩＩ ’：ＪＪを・てλ−んで完全カントするようにし
てもよい。この場合、絶縁膜９が有史′改なので、グイ
シングソウが目詰りすることなく、容易かつ確実に完全
カットできる。
代全設けてバー）′カットシ、たのっブレー−−１−ン
グする場合について説明し、／こが、絶縁膜９ ｉ’Ｌ
ＩＩ ’：ＪＪを・てλ−んで完全カントするようにし
てもよい。この場合、絶縁膜９が有史′改なので、グイ
シングソウが目詰りすることなく、容易かつ確実に完全
カットできる。
第１図ないし第３図は従来方法について説明する／こめ
の各段階の半導体つ１−ハの断面図である。 第４図ないし第９図はこの光１ｉＪＩによる方法につい
て説１．ｌＪＪするだめの各段階の半導体ウェーハの＋
＝血はＩＴある。 〕−・・ご１４導体ウェーハ、 ２・−！１′−導体素子、 ３．４・・ 位属層、 ５ 接ン１１テーフ゛、 ６−・ ダインン′グ（ｆｌｊ、 ８．９・ 絶４隊膜、
の各段階の半導体つ１−ハの断面図である。 第４図ないし第９図はこの光１ｉＪＩによる方法につい
て説１．ｌＪＪするだめの各段階の半導体ウェーハの＋
＝血はＩＴある。 〕−・・ご１４導体ウェーハ、 ２・−！１′−導体素子、 ３．４・・ 位属層、 ５ 接ン１１テーフ゛、 ６−・ ダインン′グ（ｆｌｊ、 ８．９・ 絶４隊膜、
Claims (1)
- 【特許請求の範囲】 」−半導体ウェーハに多数の牛尋体素子全形成する−に
程と、 半！！７体ウェーハの裏面の各半４体素子間に対応する
位置に絶縁膜全杉成する工程と、 ｌ“′尋体ウェーハの裏１１１ｊの前記絶縁膜形成部分
以外に１１大質金属層全形成する工程と、＋ｉｉＪ記絶
縁膜に幻ｊ心する位１′ｕから半導体ウェーハをダイソ
ングすゐ工程と？含む半導体装置の製造方法。 Ｚ 前記り中質金属層全ステンシル法で形成する、特寥
：’１１ｉｌｊ求の１５氾囲第１項記戦の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175794A JPS6066830A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175794A JPS6066830A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066830A true JPS6066830A (ja) | 1985-04-17 |
| JPH0342507B2 JPH0342507B2 (ja) | 1991-06-27 |
Family
ID=16002360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175794A Granted JPS6066830A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02220811A (ja) * | 1989-02-23 | 1990-09-04 | Nippon Inter Electronics Corp | 半導体装置の製造方法 |
| US20140346642A1 (en) * | 2011-09-06 | 2014-11-27 | Vishay Semiconductor Gmbh | Surface mountable electronic component |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158862A (en) * | 1974-11-19 | 1976-05-22 | Matsushita Electronics Corp | Handotaisoshino bunkatsuho |
| JPS5386570A (en) * | 1977-01-10 | 1978-07-31 | Mitsubishi Electric Corp | Production of semiconductor device |
-
1983
- 1983-09-22 JP JP58175794A patent/JPS6066830A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158862A (en) * | 1974-11-19 | 1976-05-22 | Matsushita Electronics Corp | Handotaisoshino bunkatsuho |
| JPS5386570A (en) * | 1977-01-10 | 1978-07-31 | Mitsubishi Electric Corp | Production of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02220811A (ja) * | 1989-02-23 | 1990-09-04 | Nippon Inter Electronics Corp | 半導体装置の製造方法 |
| US20140346642A1 (en) * | 2011-09-06 | 2014-11-27 | Vishay Semiconductor Gmbh | Surface mountable electronic component |
| US10629485B2 (en) * | 2011-09-06 | 2020-04-21 | Vishay Semiconductor Gmbh | Surface mountable electronic component |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0342507B2 (ja) | 1991-06-27 |
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