JPS60677B2 - 混合波形信号発生器 - Google Patents

Description

【発明の詳細な説明】 この発明は、たがいに周波数を異にする複数のアナログ
波形信号を混合した形の混合波形信号をデジタル的に合
成する装置に関し、特に電子楽器のアンサンブル効果回
路などにおいて必要とされる制御信号を供給するための
手段として使用するに好適なＩＣ化可能な混合波形信号
発生器に関する。

従来、異なる周波数の２信号を混合した形の制御信号を
発生するための回路構成としては、、異なる周波数で発
振する２つの発振器を用意し、各々の発振出力を抵抗等
を介して混合して所望の制御信号を得るようにしたもの
が知られていた（例えば、特公昭５２一斑既婚号公報参
照）。

しかしながら、この種の従来回路はアナログ信号処理方
式であるため全体として大型で、ＩＣ化に適していると
は言い難い。この発明の目的は、ＩＣ化するに好適なデ
ジタル式の混合波形信号発生器を提供することにある。

この発明は、かかる目的を達成するため、アナログ波形
の振幅混合操作に対応する操作を加算回路においてデジ
タル的に実行するようにしたことを特徴とするものであ
り、以下添付図面に示す実施例について詳述する。

第１図は、この発明の一実施例による混合波形信号発生
器を示すもので、１０川ま発振周波数制御用可変抵抗ｉ
ｏｏａを有するク。

ックパルス発生器、１１川まクロックパルス発生器１０
０からのクロックパルスＣＰを１／Ｉ０分周する分周器
、１２０Ａは分周器１ １ ０の１／１０分周出大にＰ
′を計数する８ビットカウンタからなる第１の計数回路
、１２０ＢはクロックパルスＣＰを計数する８ビットカ
ゥン夕からなる第２の計数回路である。第１の計数回路
１２０Ａの計数出力Ｐは７つの排他的（ェクスクルシプ
）ＯＲゲートＧＩＩ〜ＧＩ７を含む第１の排他的ＯＲゲ
ート回路１４０Ａに供給され、第２の計数回路１２０Ｂ
の計数出力Ｒは５つの排他的ＯＲゲートＧ２１〜Ｇ２５
を含む第２の排他的ＯＲゲート回路１４０Ｂに供給され
る。これらの第１及び第２の排他的ＯＲゲート回路１４
０Ａ，１４０Ｂ‘まそれぞれの入力である計数出力Ｐ，
Ｒにおけるアップ方向のみの一方向的な数値変化を、ア
ップ及びダウン方向の双方向的数値変化に変換するため
に設けられたものであり、これと同様な機能はリード・
オンリイ・メモリによっても得られる。第１の排他的Ｏ
Ｒゲート回路１４０Ａにおいて、排他的ＯＲゲートＧＩ
Ｉ〜ＧＩ７の各一方の入力端には第１計数回路１２０Ａ
のカウンタの「１」〜「７」出力（計数出力Ｐの下位７
ビット）がそれぞれ供給されると共に、ＧＩＩ〜ＧＩ７
の各他方の入力端には同カウンタの「８」出力 信十数
出力Ｐの最上位ビット）が供給され、各ゲートＧＩＩ〜
ＧＩ７の出力側からは７ビットのゲート出力Ｑが出力さ
れる。また、第２の排他的ＯＲゲート回路１４０Ｂにお
いては、排他的ＯＲゲートＧ２１〜Ｇ２５の各一方の入
力端に第２計数回路１２０Ｂのカゥンタの「３」〜「７
」出力（計数出力Ｒの第３ビット〜第７ビット）が供給
されると共に、Ｇ２１〜Ｇ２５の各他方の入力端には同
カウンタの「８」出力（計数出力Ｒの最上位ビット）が
供聯合され、各ゲートＧ２１−〜Ｇ２５の出力側からは
５ビットのゲート出力ＳＩが出力される。第１の加算器
１６０はそのＡＩ〜Ａ７入力としてゲート出力Ｑを受信
すると共に、ＢＩ〜Ｂ５入力としてゲート出力ＳＩを受
信するものであり、上位２ビットのＢ６，Ｂ７入力及び
キヤリイ入力Ｃｉとしては”０″が加えられている。

第１加算器１６０の出力側（ＳＩ〜Ｓ７出力及びキャリ
イ出力Ｃｏ）には、８ビットの加算出力Ｔが取出され、
この加算出力Ｔは第２の加算器１８０にＡＩ〜Ａ８入力
として供給される。第２の加算器１８０‘こはそのＢＩ
〜ＢＬ入力して、排他的ＯＲゲートＧ２２〜Ｇ２５から
の４ビット出力Ｓ２が供給されており、上位３ビットの
Ｂ５〜Ｂ８入力及びキャリイ入力０としてはＩ１０″が
加えられている。第２の加算器１８０の出力側では「加
算出力のうち下位３ビットを切捨てて、Ｓ４〜Ｓ８の上
位５ビットのみを取出すようになっており、この５ビッ
ト出力からなる加算出力Ｕはデジタルーアナログ（Ｄノ
Ａ）変換回路２００‘こ供給される。このＤ／Ａ変換回
路２０川ま、加算出力Ｕを受信して所望の波形のアナロ
グ信号、すなわち混合波形信号Ｖを出力するもので、例
えば第２図に示すような構成にすることができる。第２
図において、２０１は、加算器１８０の加算出力Ｕを受
信してこれをデコードするデコーダ、２０２は、デコー
ダ２０１のデコード出力を謙出制御信号として受信して
混合波形信号Ｖを出力するアナログ情報メモリである。

アナログ情報メモリ２０２は、所望のアナログ波形の多
数のサンプル点の瞬時値に対応したアナログ電圧を取出
すべく多数の霞圧取出点が定められ且つ両端間に電圧Ｖ
ｏが印加される拡散抵抗などからなる１本の抵抗体２０
３と、デコーダ２０１から供給されるデジタル的な読出
制御信号に応じて出力端子２０５に抵抗体２０３の複数
の電圧取出点からだ原次に且つサィクリックにアナログ
電圧を読出すＦＥＴなどからなる一群のゲート素子ＧＴ
Ｉ〜ＧＴ３１を含む謙出回路２０４とをそなえている。
この例では、抵抗体２０３のとなり合う蚤圧取出点間の
抵抗値が正弦波の瞬時振幅値に対応したアナログ電圧が
得られるように定められており、混合波形信号Ｖとして
は正弦波を混合した形の信号が得られるようになってい
る。ここに例示した抵抗型アナログ情報メモリは、容易
にＩＣ化することができるものであるから、第１図に示
した混合波形信号発生器を、抵抗１００ａを除く全回路
にわたってＩＣ化する上で好都合なものである。次に、
第１図の回路の全体としての動作を説明する。クロック
パルス発生器１００は可変抵抗１００ａによって設定さ
れた所定周波数ｆのクロックパルスＣＰを発生し、この
クロックパルスＣＰは１／１粉ご周器１ １０で１／１
粉ご周される。第１の計数回路１２０Ａのカウンタは１
／１び分周器１ １０から出力されるｆ′（＝ｆ／１０
）のクロツクパルスＣＰ′を反復的に計数すると共に、
第２の計数回路１２０ＢはクロックパルスＣＰを反復的
に計数する。計数回路１２０Ａ，１２０Ｂからそれぞれ
出力される計数出力Ｐ，Ｒはいずれもアップ方向に増大
する数値変化を示し、それによって周期的な振幅変化を
デジタル的に表現する。ここで、計数出力Ｐによってデ
ジタル的に表現される周期的振幅変化の周波数ｆ ｐは
１ノ１び分周クロツクパルスＣＰ′の周波数ｆ′を２の
８案分の１（１／が）倍したものに等しくなり、一方、
計数出力Ｒによってデジタル的に表現される周期的振幅
変化の周波数ｆＲはクロックパルスＣＰの周波数ｆを１
′〆倍したものに等しくなる。この結果、周波数ｆｐは
周波数ｆＲの１／１０となる。計数出力Ｐ，Ｒは、数値
変化が増加方向のみの一方向的な変化であるので、のこ
ぎり波に類似した周期的振幅変化をデジタル的に表現す
る。この実施例では、このような振幅変化を三角波に類
似したものにするため、第１及び第２の排他的ＯＲゲー
ト回路１４０Ａ，１４０Ｂを設け、計数出力Ｐ，Ｒのア
ップ（増大）方向のみの一方向的数値変化をアップ及び
ダウン（増加及び減少）方向の双方向的数値変化に変換
した形のゲート出力Ｑ，ＳＩ，Ｓ２を発生させるように
なっている。ここで、計数出力Ｐの数値変化（瞬時振幅
変化）と、これに応じたゲート出力Ｑの数値変化（瞬時
振幅値変化）とを計数回路１２０Ａの１計数サイクルに
ついて示すと、次の表のよう‐になる。また、計数出力
Ｒに応じたゲート出力ＳＩ，Ｓ２の数値変化も、ビット
数が異なるだけで上記表のものと同様である。

このようにして、ゲート出力Ｑ，ＳＩ又はＳ２はいずれ
も三角波に類似した周期的振幅変化をデジタル的に表現
するものとして加算器１６０又は１８川こ入力される。
加算器１６０においては、ゲート出力Ｑとゲート出力Ｓ
Ｉとを加算するにあたり、Ｂ６，Ｂ７入力をｍｏ″とす
ることによって８：２の振幅混合割合でデジタル的な波
形混合が行われるようになっている。

すなわち、ＡＩ〜Ａ７入力は１０進表示で０から１２７
までの数値変化を示すと共にＢＩ〜Ｂ５入力は０〜３１
の数値変化を示し、、ＳＩ〜Ｓ７出力及びキャリィ出力
Ｃｏからなる加算出力Ｔは０〜１斑の数値変化を示す。
この加算出力Ｔは、比較的低周波の第１の周期的振幅変
化（計数出力Ｐに対応）に対して比較的高周波（第１の
周期的振幅変化の１ぴ音の周波数）の第２の周期的振幅
変化（計数出力Ｒに対応）を重畳又は混合した形の周期
的振幅変化をデジタル的に表現するものであり、そこに
おける振幅混合割合は第１の周期的振幅変化が８で且第
２の周期的振幅変化が２の割合になっている。第２の加
算器１８０においても第１の加算器におけると同様にデ
ジタル的波形混合操作が行なわれるが、この場合の振幅
混合割合はＢ５〜Ｂ８入力をｎｏ″とすることによって
８：１に規定されるようになっている。加算器１８０の
ＡＩ〜Ａ８入力は０〜１斑の数値変化を示すと共に、Ｂ
Ｉ〜Ｂ４入力は０〜１５の数値変化を示し、ＳＩ〜Ｓ８
の加算出力は０〜１７３の数値変化を示す。しかしなが
ら、「００００００００」〜「１０１０１１０１」のよ
うな８ビット加算出力のうちＳ４〜Ｓ８出力のみを取出
して下位３ビット「０００」〜「１０１」を切捨てるよ
うになっているので、加算出力Ｂ４〜Ｓ８からなる混合
信号Ｕは「０００００」〜「１０１０１」の２１ステッ
プの振幅変化を示すようになる。また、加算器１８川こ
おける振幅混合割合は８：１となり、これを加算器１６
における振幅混合割合８：２と合算すれば、全体として
８：３の割合での振幅混合が達成されることがわかる。
従って、混合信号Ｕは、比較的低周波の第１の周期的振
幅変化（計数出力Ｐに対応）と、比較的高周波の第２の
周期的振幅変化（計数出力Ｒに対応）とを８：３の割合
で混合した形の混合波形をデジタル的に表現するものと
して出力される。上記のようにして得られた混合信号Ｕ
はＤ／Ａ変換回路２０川こよって所望の波形のアナログ
信号、すなわち混合波形信号Ｖに変換される。この例で
は、前述の抵抗型アナログ情報メモリにおける抵抗体の
各電圧取出点間の抵抗値を特定するなどの手段によって
正弦波状の波形を得るようになっているので、混合波形
信号Ｖとしては第３図に示すような波形の信号が得られ
る。第３図によれば、混合波形信号Ｖが比較的低周波で
大振幅の正弦波形Ｖａに比較的高周波で小振幅の正弦波
形Ｖｂを重畳した形になっているのが明らかである。以
上に述べたこの発明による混合波形信号発生器はデジタ
ル回路を主体にした構成であるため、ＩＣ化するのが容
易であること、振幅混合割合も適宜容易に変更できるこ
となどの利点を有する。また、この発明が対象にしてい
るような混合波形信号発生器を実現する方法としては、
複数のデジタル波形メモリを設け、各々のメモリから異
なるレートでデジタル波形データを読出して加算回路で
加算合成した後Ｄ／Ａ変換する方法が考えられるが「こ
のよ．うな方法では、構成複雑なデジタル波形メモリを
複数必要とすると共にその読出制御回路が複雑化するの
で、全体としての構成が複雑であって、コスト高になる
不都合がある。これに対して、この発明の混合波形信号
発生器は、周波数の異なるクロック信号を計数する複数
のカウンタの計数出力を三角波混合波形を表わすデジタ
ル波形デー外こ変換した後デコードしてアナログ情報メ
モリを読出すようにしているので、メモリとしては構成
簡単なアナログ情報メモリＩ個で足りると共にその周辺
回路もカウンタ、排他的ＯＲゲート、加算器、デコーダ
等で簡単に構成でき、全体としての構成が非常に簡単で
あって、コスト低減が可能になり、しかも加算処理の前
に三角波浪合波形に変換しているのでアナログ情報メモ
リにて各アナログ電圧を適宜設定するだけで簡単に正弦
波浪合波形等の任意の混合波形信号が得られる利点もあ
る。なお、前記実施例において、振幅混合割合が８：２
でよければ、加算器１８０を省略し、加算器１６０の加
算出力ＴをＤ／Ａ変換回路２０川こ入力することができ
る。次に第４図を参照して、この発明による混合波形信
号発生器の好適な応用例を説明する。

図示の例は電子楽器のアンサンブル効果回路を示すもの
であり、１００，１００ａ，１１０，１２０Ａ，１２０
Ｂはそれぞれ先に第１図に関して説明したのと同様なク
ロックパルス発生器、可変抵抗、１／１０分周器、第１
の計数回路、第２の計数回路を示している。クロックパ
ルス発生器１００から発生されるクロツクパルスＣＰは
一例として１．６３８４ＫＨｚであり、このため１ノ１
０分周器１ １ ０の分周出力ＣＰ′は１６３．８４Ｈ
ｚ、計数回路１２０Ａの出力Ｐは０．６４Ｈｚ、計数回
路１ ２０Ｂの出力Ｒは６．４Ｈｂとなる。

第１の計数回路１２０Ａから発生される計数出力Ｐと、
第２の計数回路１２０Ｂから発生される計数出力Ｒとは
、３相の制御信号を得るためそれぞれ３つの系統に分配
されている。

計数出力Ｐはいずれも７つの排他的ＯＲゲート（ＥＸＯ
Ｒ）を含む前述したゲート回路１４０Ａと同様な構成の
３つの排他的ＯＲゲート回路１４１Ａ，１４２Ａ，１４
３Ａに並列的に供給され、計数出力Ｒはいずれも５つの
排他的ＯＲゲートを含む前述したゲート回路１４０Ｂと
同様な構成の３つの排他的ＯＲゲート回路１４１Ｂ，１
４２Ｂ，１４３Ｂに並列的に供給される。これらのゲー
ト回路１４１Ａ，１４１Ｂ，１４２Ａ，１４２Ｂ，１４
３Ａ，１４３Ｂは計数出力Ｐ，Ｒのアップ方向の数値変
化をアップ及びダウン方向の数値変化に変換するために
設けられているものである。ゲート回路１４２Ａ，１４
３Ａ，１４２Ｂ，１４３Ｂの前段には３相信号間に所望
の位相差を生じさせるためにそれぞれ加算回路１３２Ａ
，１３３Ａ，１３２Ｂ，１３３Ｂが設けられている。加
算回路１３２Ａと１３２Ｂとはいずれも加算器ＡＤＩ
Ｉをそなえた同様な構成のものであり、各々対応するカ
ウンタ１２０Ａ，１２０Ｂの「５」〜「８」出力（計数
出力Ｐ，Ｒの第５ビット〜第８ビット）にバィナリ信号
「１０１０」（１伍隻数で１０）を加算することによっ
て、ゲート回路１４２Ａ，１４２８の出力Ｑ２，Ｓ２の
位相をゲート回路１４１Ａ，′１４１８の出力Ｑ１，Ｓ
Ｉに対してそれぞれ１１２．５０だけずらすようになっ
ている。また、加算回路１３３Ａと１３３Ｂとはいずれ
も加算器ＡＤ１２をそなえた同様な構成のものであり、
各々対応するカウンター２０Ａ，１２０Ｂの「６」〜「
８」（計数出力Ｐ，Ｒの第６ビット〜第８ビット）出力
にバィナリ信号「１０１」（ＩＱ隼数で５）を加算する
ことによって、ゲート回路１４３Ａ，１４３Ｂの出力Ｑ
３，Ｓ３の位相をゲ−ト回路１４１Ａ，１４１Ｂの出力
Ｑ１，ＳＩに対してそれぞれ２２５０だけずらすように
なっている。加算回路１７１，１７２，１７３は、第１
図について前述したのと同様な２つの加算器１６０，１
８０をそれぞれそなえ、前述したのと同様に周波数の異
なる２波形を混合した形の混合信号をデジタル的に合成
するものである。

第１の加算回路１７１はゲート出力Ｑ１，ＳＩを受信し
て第１の混合信号ＵＩを発生し、第２の加算回路１７２
はゲート出力Ｑ２，Ｓ２を受信して第２の混合信号Ｕ２
を発生し、第３の加算回路１７３はゲート出力Ｑ３，Ｓ
３を受信して第３の混合信号Ｕ３を発生する。これらの
第１乃至第３の混合信号Ｕ１，Ｕ２，Ｕ３はその間に前
述の位相差をそのまま維持した形で出力され、それぞれ
前述した回路２００と同様なＤ／Ａ変換回路２１０，２
２０，２３０‘こ供給される。Ｄ／Ａ変換回路２１０，
２２０，２３０は前述したのと同様な動作により各々の
出力様に混合波形信号Ｖ１，Ｖ２，Ｖ３を発生する。こ
れらの混合波形信号Ｖ１，Ｖ２，Ｖ３は、ＶＩとＶ２と
の間に１１２．５０，ＶＩとＶ３との間に２２５０の位
相差がある３相信号であって、次に述べる回路系では３
相制御信号として使用されるものである。なお、以上の
回路において「符号「ＩＣ」で示す枠で囲まれた部分は
、半導体チップ内に容易にＩＣ化される。楽音信号を周
波数変調又は位相変調するための回路系においては、楽
音信号ＭＩが入力端子３００から、たがいに並列の３つ
のバケット・ブリゲード．デバイス（ＢＢＤ）３１ ０
，３２０，３３０を介して出力端子３４０に送出される
ようになっている。

各ＢＢＤ３１ ０，３２０，３３０には対応する電圧制
御型発振器（ＶＣＯ）３１１，３２１，３３１から対を
なすたがいに逆位相の駆動信号（転送用クロックパルス
）ＯＡと◇Ａ，？ＢとめＢ，ふｃと◇ｃがそれぞれ供給
される。各ＢＢＤ３１０，３２０，３３０は対をなす駆
動信号でＡとめＡ，ＯＢとＯＢ，ぐｃと◇ｃによってそ
れぞれ駆動されることによりそれ自体公知の様式でシフ
トレジスタ型遅延線として動作する。この実施例では、
かかる遅延線として動作するＢＢＤにおける信号遅延時
間を周波数変調信号に応じて変化させることにより楽音
信号ＭＩに周波数変調又は位相変調をかけてビブラート
効果を伴った発音が可能な楽音信号ＭＯを得るようにな
っており、特にこのようなビブラート効果付加回路系を
３系列設けて位相を異にする制御信号で制御することに
よりいわゆるアンサンブル効果を伴った楽音発生を可能
にしている。詳しくいうと、各ＢＢＤ３１０，３２０，
３３０に対応して設けられたＶＣ０３１１，３２１，３
３１には、対応するローパスフイルタ（ＬＰＦ）３１２
，３２２，３３２を介して混合波形信号Ｖ１，Ｖ２，Ｖ
３が制御信号としてそれぞれ供給される。ローパスフィ
ルタ３１２，３２２，３３２はＤ／Ａ変換回路２０１，
２０２，２０３からそれぞれ出力された信号Ｖ１，Ｖ２
，Ｖ３から高周波分を除去してこれらの信号Ｕ１，Ｕ２
，Ｕ３を制御信号として好適な滑らかな波形の信号にす
るために設けられている。制御信号Ｖ１，Ｖ２，Ｖ３に
よってそれぞれ制御されるＶＣ０３１１，３２１，３３
１では周波数変調が行われ、各々の出力信号ＪＡとＪＡ
，ＯＢをとめＢ，ぐｃとＪｃがそれぞれの制御信号Ｖ１
，Ｖ２，Ｖ３に応じて異なる位相で周波数変調された形
で発生される。このため、各ＢＢＤ３ １ ０，３２０
，３３０では、周波数変調された形の駆動信号ＯＡとＯ
Ａ，ぐＢとＯＢ，めｃとでｃに応じて遅延時間の変化が
ひきおこされ、ビブラート効果をもたらす楽音信号ＭＩ
に対する周波数変調（場合によっては位相変調）が達成
される。従って、出力端子３４０‘こは、各ＢＢＤ３
１ ０，３２０，３３０にて異なる位相で周波数変調を
受けた３つの楽音信号が混合された形で取出され、この
ようにして取出される混合楽音信号出力ＭＯは効果的に
アンサンブル効果を奏しうるものとなる。以上に述べた
ように、この発明によれば、ＩＣ化に好適なデジタル式
の混合波形信号発生器を実現でき、特にこのような混合
波形信号発生器を用いて電子楽器のアンサンブル効果回
路を構成すれば、構造を顕著に小型し且つコストを大幅
に低減することができ「有益である。

【図面の簡単な説明】

第１図は、この発明の−実施例による混合波形信号発生
器の回路図、第２図は、第１図の回路におけるＤ／Ａ変
換回路の一例を示す回路図、第３図は、第１図の回路の
出力波形を示す図、第４図は、この発明による混合波形
信号発生器の好適な応用例を示す電子楽器のアンサンブ
ル効果回路のフロツク図である。 １２０Ａ，１２０８・・・計数回路、１４０Ａ，１４０
８・・・排他的ＯＲ回路、１６０，１８０…加算器、２
００・・・Ｄ／Ａ変換回路。 第２図 第３図 図 船 図 寸 船

Claims (1)

1. 【特許請求の範囲】 １ たがいに周波数を異にする複数のアナログ波形信号
   を混合した形の混合波形信号を発生するための混合波形
   信号発生器において、（ａ）各々異なる周波数のクロツ
   クパルスを反復的に計数する第１及び第２の計数手段と
   、（ｂ）前記第１及び第２の計数手段からの計数出力を
   それぞれ受信して、各々の計数出力の一方向のみの数値
   変化を一方向及び反対方向の数値変化にそれぞれ変換す
   る第１及び第２の変換手段と、（ｃ）前記第１及び第２
   の変換手段の出力を加算入力として受信し、前記第１及
   び第２の変換手段の出力を所定の比率で混合した加算出
   力を発生する加算手段と、（ｄ）前記加算手段からの加
   算出力をデコードするデコード手段と、（ｅ）前記デコ
   ード手段の出力に応じてアナログ電圧が読出されるアナ
   ログ情報メモリとを設け、前記アナログ情報メモリから
   読出されたアナログ電圧を前記混合波形信号として取出
   すようにしたことを特徴とする混合波形信号発生器。 ２ 特許請求の範囲第１項に記載の混合波形信号発生器
   において、前記アナログ情報メモリは、所望の波形の多
   数のサンプル点の瞬時値に対応したアナログ電圧をそれ
   ぞれ発生すべく多数の電圧取出点が定められ且つ両端に
   電圧が印加されるアナログ電圧発生用抵抗体と、この抵
   抗体の各電圧取出点に対応して接続された多数のゲート
   素子を含む読出回路とをそなえ、前記デコード手段の出
   力を読出制御信号として前記読出回路に供給することに
   より前記抵抗体から前記ゲート素子を介して出力端子に
   前記アナログ電圧を順次に且つサイクリツクに読出すよ
   う構成されていることを特徴とする混合波形信号発生器
   。