JPS6067864A - 交流電圧検出回路 - Google Patents
交流電圧検出回路Info
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- JPS6067864A JPS6067864A JP17435183A JP17435183A JPS6067864A JP S6067864 A JPS6067864 A JP S6067864A JP 17435183 A JP17435183 A JP 17435183A JP 17435183 A JP17435183 A JP 17435183A JP S6067864 A JPS6067864 A JP S6067864A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、交流電源の電圧低下や停電を高速度で検出す
る交流電圧検出回路に関するものである。
る交流電圧検出回路に関するものである。
［発明の技術的背景とその問題点］
交流電圧の検出方法として、従来から（ａ）整流平滑電
圧のレベル検出％（ｂ）整流リップル電圧の波高値検出
の２つの方法が用いられているが、（ａ）に平滑のため
に時定数の大きなフィルタを必要とするので検出時間遅
れが大きく、また（ｂ）はリップル波形による最大１／
２サイクルすなわち７時間（Ｔは１サイクルの周期）の
検出時間遅れがある。
圧のレベル検出％（ｂ）整流リップル電圧の波高値検出
の２つの方法が用いられているが、（ａ）に平滑のため
に時定数の大きなフィルタを必要とするので検出時間遅
れが大きく、また（ｂ）はリップル波形による最大１／
２サイクルすなわち７時間（Ｔは１サイクルの周期）の
検出時間遅れがある。
例えは第１図は上記（ｂ）の方法を用いた交流電圧検出
回路であり、交流電圧ＡＶは全波整流器１で整流され、
アッテネータ２を介して電圧信号Ａとして電圧比較器１
０に入力され、第２図（ａ）に示すように交流電圧が正
常な場合の整流波高値に相当する一定の基準電圧レベル
Ｂと比較される。
回路であり、交流電圧ＡＶは全波整流器１で整流され、
アッテネータ２を介して電圧信号Ａとして電圧比較器１
０に入力され、第２図（ａ）に示すように交流電圧が正
常な場合の整流波高値に相当する一定の基準電圧レベル
Ｂと比較される。
電圧比較器１０はＡ）Ｂのときオン、Ａ（Ｂのときオフ
となり、従ってその出力Ｃは第ｓ図（ｂ）に示す通りと
なる。
となり、従ってその出力Ｃは第ｓ図（ｂ）に示す通りと
なる。
電圧比較器１０の出力Ｃは電圧比較器１１を含む点線で
囲んだオフディレィタイマ１４に入力され、コンデンサ
１２で電圧積分される。
囲んだオフディレィタイマ１４に入力され、コンデンサ
１２で電圧積分される。
第２図（ｂ）に示すように出力Ｃが１／２サイクル以上
継続するとコンデンサ１２の電圧Ｄｉ第２図（ｃ）に示
すように基準電圧Ｅを超え、電圧比較器１１がオンどな
って、出力Ｆは第２図（ｄ）に示すように変化する。
継続するとコンデンサ１２の電圧Ｄｉ第２図（ｃ）に示
すように基準電圧Ｅを超え、電圧比較器１１がオンどな
って、出力Ｆは第２図（ｄ）に示すように変化する。
これによってはソ１／２サイクルのディレィタイムで交
流電圧Ｖの電圧低下が検出される。
流電圧Ｖの電圧低下が検出される。
なお／２サイクルのディレィタイムを設けるのは、菓３
図（ａ） 、 （ｂ） 、 （Ｃ）に示すように、整流
波形人の波高値が基準電圧レベルＢと一致する正常時に
おいて、出力Ｃが最大１／２サイクルの幅を有するから
である。
図（ａ） 、 （ｂ） 、 （Ｃ）に示すように、整流
波形人の波高値が基準電圧レベルＢと一致する正常時に
おいて、出力Ｃが最大１／２サイクルの幅を有するから
である。
最近の電子装蔭では、メモリバックアップなどの必要か
ら交流電源の電圧低下や停電を短時間に検出することが
要求されているが、上記従来の方法ではこの要求を満足
することができない。
ら交流電源の電圧低下や停電を短時間に検出することが
要求されているが、上記従来の方法ではこの要求を満足
することができない。
［発明の目的］
本発明は、交流電圧の電圧低下や停電を数分の１サイク
ル（例えば１／８サイクル）以下の短時間で検出できる
高速動作の交流電圧検出回路を提供することを目的とし
ている。
ル（例えば１／８サイクル）以下の短時間で検出できる
高速動作の交流電圧検出回路を提供することを目的とし
ている。
［発明の概要コ
本発明は、交流電圧を余波整流した整流電圧を正常時の
波高値と等しい第１の基準電圧と比較し、整流電圧の瞬
時値が上記第１の基準電圧以上のとき出力をＨＩレベル
とするリセット端子っき１／２サイクルオフデイレイタ
イマと、上記整流電圧を半サイクルごとに上り己第１の
基準電圧より低い第２の基準電圧と比較し、整流電圧の
瞬時値が上記第２の基準電圧より低い期間が数分の１サ
イクル（例えば１／８サイクル）以上のとき上記オフデ
ィレィタイマをリセットする低電圧比較回路と、上記整
流電圧のＨ時値が零附近にある期間が所定時間Δを以上
のとき上記オフディレィタイマをリセットする零電圧比
較回路を備え、オフディレィタイマの出力がＬＯレベル
になったことによって交流電圧の電圧低下または停電を
検出し、これにょつて交流電源の′電圧低下や停電を高
速度で検出できる交流電圧検出回路である。
波高値と等しい第１の基準電圧と比較し、整流電圧の瞬
時値が上記第１の基準電圧以上のとき出力をＨＩレベル
とするリセット端子っき１／２サイクルオフデイレイタ
イマと、上記整流電圧を半サイクルごとに上り己第１の
基準電圧より低い第２の基準電圧と比較し、整流電圧の
瞬時値が上記第２の基準電圧より低い期間が数分の１サ
イクル（例えば１／８サイクル）以上のとき上記オフデ
ィレィタイマをリセットする低電圧比較回路と、上記整
流電圧のＨ時値が零附近にある期間が所定時間Δを以上
のとき上記オフディレィタイマをリセットする零電圧比
較回路を備え、オフディレィタイマの出力がＬＯレベル
になったことによって交流電圧の電圧低下または停電を
検出し、これにょつて交流電源の′電圧低下や停電を高
速度で検出できる交流電圧検出回路である。
［発明の実施例］
本発明の一実施例を第４図に示す。第６図は本発明の動
作を示すタイムチャートである。
作を示すタイムチャートである。
第４図において入力交流電圧ＡＶは全波整流器１を介し
てアッテネータ２に入力され、その出力Ａ１１−１：電
圧比較器１０で、抵抗３，４で電圧Ｖを分圧して得られ
る基準電圧Ｂと比較され、その出力Ｃはオフディレィタ
イマ４１に入力される。
てアッテネータ２に入力され、その出力Ａ１１−１：電
圧比較器１０で、抵抗３，４で電圧Ｖを分圧して得られ
る基準電圧Ｂと比較され、その出力Ｃはオフディレィタ
イマ４１に入力される。
更に上記出力室圧入は電圧比較器３１ 、３３で、それ
ぞれ抵抗器２１ 、２２で得られる基準電圧Ｇおよび抵
抗器２６．２７で得られる基準電圧りと比較され、比較
器３１ 、３２の出力１−１．ＭはＯＲゲート３６に入
力される。
ぞれ抵抗器２１ 、２２で得られる基準電圧Ｇおよび抵
抗器２６．２７で得られる基準電圧りと比較され、比較
器３１ 、３２の出力１−１．ＭはＯＲゲート３６に入
力される。
ＯＲゲート３６の出力は抵抗器詔、コンデンサ３８によ
る積分回路に入力され、その出力電圧Ｎは電圧比較器３
４で、抵抗器２９．３０で得られる基準電圧Ｐと比較さ
れ、電圧比較器３４の出力Ｑはダイオード４０を介して
オフディレィタイマ４１のリセット端子に入力される。
る積分回路に入力され、その出力電圧Ｎは電圧比較器３
４で、抵抗器２９．３０で得られる基準電圧Ｐと比較さ
れ、電圧比較器３４の出力Ｑはダイオード４０を介して
オフディレィタイマ４１のリセット端子に入力される。
同様に電圧比較器３１の出力Ｈに反転増幅器３５に入力
され、その出力は抵抗器２３．コンデンサ３７（＝よる
積分回路に入力され、その出力Ｉｌ′ｉ電圧比較器３２
で、抵抗器２４．２５で得られる基準電圧Ｊと比較され
電圧比較器３２の出力Ｋｉｄ：ダイオード３９を介して
、オフディレィタイマ４１のリセット端子に入力される
。
され、その出力は抵抗器２３．コンデンサ３７（＝よる
積分回路に入力され、その出力Ｉｌ′ｉ電圧比較器３２
で、抵抗器２４．２５で得られる基準電圧Ｊと比較され
電圧比較器３２の出力Ｋｉｄ：ダイオード３９を介して
、オフディレィタイマ４１のリセット端子に入力される
。
第５図はオフディレィタイマの動作を示すタイムチャー
トである。
トである。
次に第６図のタイムチャートを用いて本発明の詳細な説
明する。
明する。
第６図に示すように電圧比較器ＩＯにより入力室圧入は
基準電圧レベルＢと比較され、Ａ≧Ｂの時の出力電圧Ｃ
の立上りでオフディレィタイマ４１の出力Ｆ？′ｉＨＩ
レベルとｆｘす、同じく立下りでＴ／２のオフディレィ
を起動する。
基準電圧レベルＢと比較され、Ａ≧Ｂの時の出力電圧Ｃ
の立上りでオフディレィタイマ４１の出力Ｆ？′ｉＨＩ
レベルとｆｘす、同じく立下りでＴ／２のオフディレィ
を起動する。
更に電圧Ａは電圧比較器３１により非常に低レベルに設
定された基準電圧Ｇと、電圧比較器３３により基準電圧
りとそれぞれ比較され、そのそれぞれの出力Ｈ，ＭはＯ
Ｒゲート３６によって論理和かとられ、その出力により
抵抗器２８．コンデンサ３８（＝よる積分回路の積分開
始、リセットが制御されて出力電圧Ｎが得られる。
定された基準電圧Ｇと、電圧比較器３３により基準電圧
りとそれぞれ比較され、そのそれぞれの出力Ｈ，ＭはＯ
Ｒゲート３６によって論理和かとられ、その出力により
抵抗器２８．コンデンサ３８（＝よる積分回路の積分開
始、リセットが制御されて出力電圧Ｎが得られる。
すなわちＯＲゲート３６の出力がＨｌレベルの時リセッ
トされ、ＬＯレベルの時積分開始となる。
トされ、ＬＯレベルの時積分開始となる。
この出力電圧Ｎは抵抗器２９．３０で得られる基準電圧
Ｐと寒、圧比較器３４で比較されＡ８０からＡ＝Ｌまで
の時間ｔｌ捷たはＡ＝ＬからＡキ０までの時間ｔ２がそ
れぞれＴ／８より長い時ＨＩ 出力となるＱ信号を発生
ずる。
Ｐと寒、圧比較器３４で比較されＡ８０からＡ＝Ｌまで
の時間ｔｌ捷たはＡ＝ＬからＡキ０までの時間ｔ２がそ
れぞれＴ／８より長い時ＨＩ 出力となるＱ信号を発生
ずる。
すなわち抵抗器２８．コンデンサ３８による相分回路の
充電時定数を、Ｔ／８時間後の充電電圧が抵抗器２９
、 ：３０で電圧Ｖを分圧して得られた電圧Ｐにほぼ到
達するように選定しておけば検出時間遅ｊ、はほぼＴ／
８になる。
充電時定数を、Ｔ／８時間後の充電電圧が抵抗器２９
、 ：３０で電圧Ｖを分圧して得られた電圧Ｐにほぼ到
達するように選定しておけば検出時間遅ｊ、はほぼＴ／
８になる。
また電圧比較器３１の出力信号Ｉ］は反転増幅器３５に
より反転されその出力により抵抗器２３．コンデンサ３
７による積分回路の積分開始、リセットが制御されて出
力■が得られる。
より反転されその出力により抵抗器２３．コンデンサ３
７による積分回路の積分開始、リセットが制御されて出
力■が得られる。
この出力Ｉは抵抗器２４．２５で得られる基準電圧Ｊと
電圧比較器３２で比較され、Ａキ０の期間かΔｔより長
い時ＨＩ出力Ｋを発生する。
電圧比較器３２で比較され、Ａキ０の期間かΔｔより長
い時ＨＩ出力Ｋを発生する。
抵抗器２３．コンデンサ３７による積分回路の充電時定
数は電圧比較器３１で得られた出力Ｈのパルス幅ｔ８の
算大値によっても充電電圧が抵抗器２４゜２５で電圧■
を分圧して得られた電圧Ｊに到達しないよう設定する事
が肝要であるが、通常電圧比較器３１０基準電圧Ｇは非
常に低レベルに設定しても出力パルスＨが＋Ｖられるの
で％ ｔｓ ＜＜ ｔｘ、 ｌとする小が出χ、検出時
間遅れ△ｔも△ｔ ＜＜ Ｔ／８とする事が可能となる
。
数は電圧比較器３１で得られた出力Ｈのパルス幅ｔ８の
算大値によっても充電電圧が抵抗器２４゜２５で電圧■
を分圧して得られた電圧Ｊに到達しないよう設定する事
が肝要であるが、通常電圧比較器３１０基準電圧Ｇは非
常に低レベルに設定しても出力パルスＨが＋Ｖられるの
で％ ｔｓ ＜＜ ｔｘ、 ｌとする小が出χ、検出時
間遅れ△ｔも△ｔ ＜＜ Ｔ／８とする事が可能となる
。
電圧比較器３２．３４の出力に、Ｑはダイオード３９゜
４０により論理和がとられ、そのＨＩレベルへの立上り
でオフディレィタイマ４１にリセットをかけその出力Ｆ
がＨＩレベルの場合に限りＬＯレベルにリセットする。
４０により論理和がとられ、そのＨＩレベルへの立上り
でオフディレィタイマ４１にリセットをかけその出力Ｆ
がＨＩレベルの場合に限りＬＯレベルにリセットする。
これによって電圧低下は最大Ｔ／８．停電は最大△ｔの
検出時間遅れで検出することが可能となる。
検出時間遅れで検出することが可能となる。
捷た第７図に示すようにＸＢ ＝ Ａ Ｘ ｓｎ ２２
．５°＋Ｘ４＝ Ａ、 Ｘ ５ｌｎ６７．５°の都準値
を有する電圧比較器５１．５２を追加して電圧Ａと比較
し、 Ａ（Ｘ３の期間がＡ中０−！たはＡ ＝ ｘ３か
ら起算してそれぞれ（２２，ヂ３６０°）Ｘ Ｔ ＝
Ｔ／１６ より長い場合や、Ｘａ＜Ａ＜Ｘｚの期間がＡ
＝Ｘ３捷たに°Ａ＝Ｘ２が起算してそれぞれＴ／１６よ
り長い場合や、Ｘ２ ＜ Ａ ＜ Ｘ４の期間がＡ＝ｘ
２捷たはＡ＝Ｘ４から起算してそれぞれＴ／１６より長
い場合オフディレィタイマにリセットをかけるように構
成すると電圧低下を最大Ｔ／１６の検出時間遅れで検出
する事が可能となる。
．５°＋Ｘ４＝ Ａ、 Ｘ ５ｌｎ６７．５°の都準値
を有する電圧比較器５１．５２を追加して電圧Ａと比較
し、 Ａ（Ｘ３の期間がＡ中０−！たはＡ ＝ ｘ３か
ら起算してそれぞれ（２２，ヂ３６０°）Ｘ Ｔ ＝
Ｔ／１６ より長い場合や、Ｘａ＜Ａ＜Ｘｚの期間がＡ
＝Ｘ３捷たに°Ａ＝Ｘ２が起算してそれぞれＴ／１６よ
り長い場合や、Ｘ２ ＜ Ａ ＜ Ｘ４の期間がＡ＝ｘ
２捷たはＡ＝Ｘ４から起算してそれぞれＴ／１６より長
い場合オフディレィタイマにリセットをかけるように構
成すると電圧低下を最大Ｔ／１６の検出時間遅れで検出
する事が可能となる。
−第８図は以上の動作を示すタイムチャートである０
々お第７図におけるスイッチＳ１．、Ｓ２はＲＣｆ１分
回路の積分開始およびリセット用のスイッチである０ ［発明の効果］ 以上説明したように本発明によれば、交流電圧の電圧低
下を１／８サイクル以下（捷た（は必要により１／１６
サイクル以下）で検出できる高速度の交流電圧検出回路
が得られる。
回路の積分開始およびリセット用のスイッチである０ ［発明の効果］ 以上説明したように本発明によれば、交流電圧の電圧低
下を１／８サイクル以下（捷た（は必要により１／１６
サイクル以下）で検出できる高速度の交流電圧検出回路
が得られる。
第１図は従来の交流電圧検出回路の一例を示す回路図、
第２図およびＭ３図はその動作を示すタイムチャート、
第４図は本発明の一実施例を示す回路図、第５図は第４
図におけるオフディレィタイマの動作を示すタイムチャ
ート、第６図は第４図の動作を示すタイムチャート、第
７図は本発明の他の実施例を示す回路図、第８図は第７
図の動作を示すタイムチャートである。 ｌ・・・全波整流器 ２・・・アッテネータ１０、 ｌ
］ 、 ３１〜３４．５１〜５４・・・電圧比較器１４
、４１・・・オフディレィタイマ３５・反転増幅器
３６・・・ＯＲゲート代理人 弁理士 猪 股 祥 晃
（ほか１名）第 １ 図 乾 第２図 シ 第 ４− 図 ４／ 第 ５ 図 ＯＲ’ＥＭＴ ’
第２図およびＭ３図はその動作を示すタイムチャート、
第４図は本発明の一実施例を示す回路図、第５図は第４
図におけるオフディレィタイマの動作を示すタイムチャ
ート、第６図は第４図の動作を示すタイムチャート、第
７図は本発明の他の実施例を示す回路図、第８図は第７
図の動作を示すタイムチャートである。 ｌ・・・全波整流器 ２・・・アッテネータ１０、 ｌ
］ 、 ３１〜３４．５１〜５４・・・電圧比較器１４
、４１・・・オフディレィタイマ３５・反転増幅器
３６・・・ＯＲゲート代理人 弁理士 猪 股 祥 晃
（ほか１名）第 １ 図 乾 第２図 シ 第 ４− 図 ４／ 第 ５ 図 ＯＲ’ＥＭＴ ’
Claims (1)
- 交流電圧な全波整流した整流電圧を正常時の波高値と等
しい第１の基準電圧と比較し、整流電圧の瞬時値が上記
第１の基準電圧以上のとき出力をＨＩレベルとするリセ
ット端子つき１／２サイクルオフデイレイタイマと、上
記整流電圧を半サイクルごとに上記第１の基準電圧より
低い第２の基準電圧と比較し、整流電圧の瞬時値が上記
第２の基準電圧より低い期間が数分の１サイクル以上の
とき上記オフディレィタイマをリセットする低電圧比較
回路と、上記整流電圧の瞬時値が零附近にある期間が所
定時間△を以上のとき上記オンディレィタイマをリセッ
トする零電圧比較回路を備え、上記オフディレィタイマ
の出力がＬＯレベルに彦ったことによって交流電圧の電
圧低下または停電を検出することを特徴とする交流電圧
検出回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17435183A JPS6067864A (ja) | 1983-09-22 | 1983-09-22 | 交流電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17435183A JPS6067864A (ja) | 1983-09-22 | 1983-09-22 | 交流電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6067864A true JPS6067864A (ja) | 1985-04-18 |
Family
ID=15977117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17435183A Pending JPS6067864A (ja) | 1983-09-22 | 1983-09-22 | 交流電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6067864A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238566A (ja) * | 1987-03-27 | 1988-10-04 | Fuji Elelctrochem Co Ltd | 交流入力電圧検出方法 |
| JPH04114926U (ja) * | 1991-03-26 | 1992-10-12 | 株式会社城南製作所 | 電動床下収納庫 |
| WO2013047251A1 (ja) * | 2011-09-28 | 2013-04-04 | 富士電機株式会社 | Ａｃ入力電圧遮断検出方法及び回路 |
| JP2020060428A (ja) * | 2018-10-09 | 2020-04-16 | キヤノン株式会社 | 停電検知装置および半波検知回路 |
| JP2022544898A (ja) * | 2019-08-22 | 2022-10-24 | 中興通訊股▲ふん▼有限公司 | 瞬時電圧低下検出回路及び車載診断システム |
-
1983
- 1983-09-22 JP JP17435183A patent/JPS6067864A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238566A (ja) * | 1987-03-27 | 1988-10-04 | Fuji Elelctrochem Co Ltd | 交流入力電圧検出方法 |
| JPH04114926U (ja) * | 1991-03-26 | 1992-10-12 | 株式会社城南製作所 | 電動床下収納庫 |
| WO2013047251A1 (ja) * | 2011-09-28 | 2013-04-04 | 富士電機株式会社 | Ａｃ入力電圧遮断検出方法及び回路 |
| CN103917878A (zh) * | 2011-09-28 | 2014-07-09 | 富士电机株式会社 | Ac输入电压切断检测方法及电路 |
| JPWO2013047251A1 (ja) * | 2011-09-28 | 2015-03-26 | 富士電機株式会社 | Ａｃ入力電圧遮断検出回路及び方法 |
| EP2762903A4 (en) * | 2011-09-28 | 2015-06-03 | Fuji Electric Co Ltd | METHOD AND CIRCUIT FOR DETECTING THE INTERRUPTION OF AN ALTERNATING INPUT VOLTAGE |
| CN103917878B (zh) * | 2011-09-28 | 2016-05-25 | 富士电机株式会社 | Ac输入电压切断检测电路及方法 |
| US9778291B2 (en) | 2011-09-28 | 2017-10-03 | Fuji Electric Co., Ltd. | AC input voltage interruption detection method and circuit |
| JP2020060428A (ja) * | 2018-10-09 | 2020-04-16 | キヤノン株式会社 | 停電検知装置および半波検知回路 |
| JP2022544898A (ja) * | 2019-08-22 | 2022-10-24 | 中興通訊股▲ふん▼有限公司 | 瞬時電圧低下検出回路及び車載診断システム |
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