JPS606816Y2 - 時間制御装置 - Google Patents

Description

【考案の詳細な説明】 本考案は時間制御装置に係り、特にディジタル的に演算
制御される露出制御装置の露出時間制御を行うに好適な
時間制御装置に関する。

一般にカメラ等の露出制御を行うに当っては、露出時間
Ｔ１絞り値Ａ１フィルム感度ＳＸ％被写体輝度Ｂ１露出
値Ａ２／Ｔ等の要素が問題となって来るが、第１図に示
す如く、各要素のレベル幅が広く、リニアな形での増幅
演算は困難であり、従って、各要素をそのレベル差より
もレベル比の系列に置き換えて露出データの演算処理を
行う、所謂７ ヘラ／ｙ ス（ＡＰＥＸ ： Ａｄｄｉ
ｔｉｖｅ Ｓｙｓｔｅｍ ｏｆＰｈｏｔｏｇｒａｐｈｉ
ｃ Ｅｘｐｏｓｕｒｅ）演算方式が常用されている。

アペックス演算方式に於いては、第１図に示す如く、露
出秒時、絞りＦ値、ＡＳＡ感度、被写体輝度、露出量等
、倍数系列で与えられる露出演算の為の要素を、対数圧
縮して得られる系列の数字即ち、露出時間ＴｖＮ絞り値
Ａ９、フィルム感度Ｓ９、被写体輝度Ｂ９、露出量Ｅ７
等に置き換えである為、 Ｓｖ＋Ｂｖ＝Ｅｖ＝Ｔｖ十Ａｖ （１
）という周知の関係式からも明らかな如く、露出制御に
伴う演算を、各要素のアペックス相当値間の加算、減算
の２種類の計算で実行なし得る事から極めて効率的であ
り、広く用いられている。

上述した極き、アペックス演算方式は、機械的な露出演
算制御を行う場合にも、電気的なアナログ露出演算制御
を行う場合にも、容易に適用なし得るものであるが、機
械的な誤差やアナログ電気回路に於ける雑音混入、素子
精度の劣化、素子のバラツキ等に帰因する誤差は、アペ
ックス演算方式に於いて、各要素のアペックス相当値の
オーダ−を小数点以下にして、より高精度の露出制御を
行う上で大きな障害となっていた。

これに対して、近年のＩＣ，ＬＳＩ等の集積回路技術の
進歩に伴う安価なデジタル演算回路の出現は、露出制御
装置に於けるディジタル演算を可能ならしめるに至って
おり、特に、アペックス演算方式は、簡単にディジタル
演算回路に依る高精度の露出演算を可能ならしめるもの
であり、アペックス値の１以下のオーダーでの正確な露
出演算が可能となる。

しかし、上述の如くして、アペックス相当値で演算して
算出された、露出制御の為のデータ、即ち露出時間Ｔ、
や絞り値Ａ、等のディジタル値に依って、実際の露出制
御を行うに当っては、それらの値を指数的に伸長した形
で用いる必要がある為に、それに対する解決策が必要と
される。

一般に、カメラのレンズに於ける絞り値は、段数制御す
る様になっており、従って、アペックス相当の絞り値Ａ
、はそのまま絞り制御の為に用いる事が出来るが、露出
時間ＴＶは、何らかの形で実時間Ｔに変換する必要があ
る。

しかし、アペックス値で与えられた露出時間Ｔ５．を実
時間に変換する為には、 Ｔ＝± （２） Ｔ Ｖ なる演算を行う必要がある訳であるが、露出時間ＴＶを
ディジタル値で、しかも小数点以下のオーダーも含めて
上記（２）式の演算を行う事は非常に困難でありその為
の回路構成は極めて複雑となり、価格的にも高価になる
という欠点を有するものである。

そこで、情報ｍに対応して所定周波数のパルス列を７に
分周し、該分周された周波数のパルスを前記情報−（但
しｍ、ｎは零又は整数、αは正のα 整数でｎ〈α）に関連した数だけ計数することによって
対数圧縮された時間情報を実時間に変換する技術が西独
国特許出願公開第２３６４８６６号明細書で提案された
。

しかしながら、かかる時間変換に当ってレートマルチプ
ライヤを用いる従来技術は、整数部だけでなく小数部に
もデコーダを要するために構成が複雑となるばかりでな
く、レートマルチプライヤで３７〜６３までの比を選ぶ
ため、基準クロックとしては周波数の高いものを使用し
なければならず、電力消費が大きく、また、高速デバイ
スを使用しなければならない欠点があった。

本考案は上記に鑑みてなされたもので、極めて簡単な回
路構成に於いて、対数圧縮されたディジタル値で与えら
れる時間データから、実際の時間を極めて高精度で近似
計時すると共に、電力消費が少なく、高速デバイスを使
用する必要のない時間制御装置を提供するものである。

今、アペックス相当値で与えられる露出時間をディジタ
ル処理の為に２進数値コード化した１例を第２図に示す
。

同図示の数値コードは説明の簡単の為、露出秒時Ｔを０
秒から１７２３５秒即ちアペックス値でＯから７．８７
５までの値について示すものである。

同図示の６ビツトで表わされる２進数値コードはその下
位３ビツトが、アペックス値の小数点以下のオーダーを
決定するものであり、上位３ビツトがアペックス値の“
０゛′〜“７′′までの値を決定するものである。

ちなみに、第２図示の如き数値コードにあっては、露出
時間に対してアペックス値で１／８段までの精度を与え
ている事となる。

第２図中、６ビツトの２進数値コードは、その３ビツト
ずつを１桁と考えれは、８進級数値コードに置き換えて
考える事も出来る。

なお、８進数値コード化した露出時間についても、第２
図に示す。

今、上述した如き、露出時間Ｔ、１を実際の時間に変換
する制御方法について述べるに、例えば１／２５巾を基
準として考えた場合、１ ／２５財少に対する実時間の
アペックス値相肖の段数は“８−Ｔ、″で表わす事が出
来るが、今この値を８進数値コードで“ｍ＋””で表わ
すものとする。

二二で、ｍ： ０９ Ｌ ２””７ｑ ｎ ”
Ｏｑ Ｌ ２ｔ ・・・・・・７の整数値である。

今与えられた露出時間のアペックス値Ｔ、の意味する露
出秒時は、１ ／２５０秒に対して、２°硅倍の時間と
なる訳であるが、２ｔなる演算をディジタル演算する為
には、極めて複雑な過程を要する為、ここでは゛ｃ２芸
ｓｓを“°１＋ら“で近似する。

この時、ｎにそれぞれｌ。２、・・・・・・７の整数値
を与えた時の“２會″と、■＋咀°の関係は第３図に示
す如くである。

即ち、“２８“を“１＋百 と近似した場合、その誤差
は、アペックス相当の段数にして、最大でもｎ＝４の時
の０．０８鍛という事になり、８段を最小単位とする露
出時間Ｔ、に対して十分に許容なし得る範囲である。

従って、与えられた露出時間を実時間に変換する場合 なる演算制御を行えばよい事が判る。

本考案は、アペックス相当のディジタル値で与えられた
露出時間を上記（３）式に従って、演算して実際の時間
に変換する為の回路を提供するものであって、特に、基
本パルス（本実施例に於いては基準時間１／２５巾の８
分の１の１／２００巾）を分周する事に依って２ｍ／２
００巾なるパルスを得て、このパルスを“８ ＋ ｎ
”量計数して、実時間を得る如き時間制御装置を構、我
せんとするものである。

第４図は本考案の一実施例に係る時間制御装置のフロッ
ク構成国を示すもので、同図中、２は基準時間１ ／２
５０秒に相当するアペックス値８から、所要の露出時間
Ｔ、７を減算して得られる露出時間の基準時間に対する
アペックス値相当の段数を６ビツトの２進数値コードで
格納するレジスタである。

なお、前記レジスタ２の下位３ビット２□、２２．２３
には前記アペックス値相当の段数の１段未満の値ｎを、
上位３ビット２４，２５，２６には前記アペックス値相
当の段数の１段以上の値ｍを記憶している。

４は前記レジスタ２の上位３ビット２４，２５，２６の
内容“ｍ”を、各ビット４１．４゜、４３に書き込まれ
る制御用レジスタ、６はスタート時に前記レジスタ６の
下位３ビット２１，２□、２３の内容°“ｎ”をその下
位３ビット６１，６゜、６３に書き込まれると共に、そ
の最上位の“８゛の重みを持つビット６、にスタート時
に、“１”をセットされる即ち、スタート時に、°“８
＋ｎ“を書き込まれる制御用レジスタである。

なお、前記制御用レジスタ４，６の各ビットには、スタ
ート時にレジスタ２から、その内容が転送され書き込ま
れる。

８は零検出回路で、前記制御用レジスタ６の内容が“°
０゛の時に、ローレーベル出力を行い、“０パでない時
にハイレーベル出力を行う如く構成され、その出力は時
間制御用の出力として出力端−Ｔ−ＯＵＴから取り出さ
れると共に、アンドゲートＡ３の１入力端子に入力され
る。

１０は分周回路で、アントゲ−）Ａ３が開放されている
時に、基準パルスＴｓＴ（２０００分の１秒）の入力を
受け、その各出力端子Ｔ１〜Ｔ８から前記基準パルスＴ
ｓＴの分周出力を出力するもので、Ｔ１からはＴ、Ｔ、
Ｔ２からは汀、７゜Ｔ３からは４Ｔｓ Ｔ ９ Ｔ、ｓ
からは８ＴｓＴ、Ｔ、からは１６ＴＳＴ−Ｔｅからは３
２Ｔ、Ｔ、 Ｔ７からは６４Ｔ、Ｔ、Ｔ８からは１２８
Ｔｓｒの分周パルスが出力される。

１２は、分局パルス選択回路で、２ｍｘＴｓＴに対応す
る分周パルスを選択すべく、制御用レジスタ４の内容“
ｍ”に従って、分周回路１０の出力線Ｔ。

〜Ｔ８にあられれる分局パルスの中から２”ＸＴｓｒの
分周パルスを出力線ＳＢに出力する如く構成される。

換言すると、周波数１ ／ Ｔｓ Ｔのパルス列を１／
２″゛に分周する如く構成される。

１４は減算回路で、前記分周パルス選択回路１２からの
出力信号に同期して、制御レジスタ６の内容“８十ｎ”
から“１゛′づつ減算を行う如く構成されるものである
。

上述した如きブ陥ツク構成は、第５図示回路に具体化さ
れるものであって、同図中、制御用レジスタ４はＦｌ、
Ｆ５．Ｆ６の３つのフリップ・フロップから構成されて
おり、該各フリップ・フロップはそのセット・ダイレク
ト端子ＳＤに、信号線駅、〜ＡＲ５から信号入力を行う
事に依ってセットされる。

なお、前記信号線ＡＲ４〜ＡＲ６は第４図示のレジスタ
２の上位３ビツト２４〜２６の出力に接続される。

また、制御用レジスタ６はＦ１〜Ｆ３及びＦＤの４つの
フリップ・フロップから構成されており、前記フリップ
・フロップＦＤは、スタート信号入力端子５ＴＡＲＴか
らの入力をセット・ダイレクト端子ＳＤに受けてセット
される如く構成されており、また前記フリップ・フロッ
プＦ１〜Ｆ３は、そのセット・ダイレクト端子ＳＤに信
号線ＡＲ１〜ＡＲ３から、信号入力を行う事に依ってセ
ットされる。

なお、前記信号線ＡＲ□〜ＡＲ３は第４図示のレジスタ
２の下位３ビツト２□〜２３の出力を不図示の手段に依
り、前記スタート端子５ＴＡＲＴからの入力に依ってフ
リップ・フロップＦＤがセットされると同時に、前記フ
リップ・フロップＦ０〜Ｆ３の各セット・ダイレクト端
子ＳＤに与える如く構成される。

零検出回路８は、前記制御用レジスタ６を構成する各フ
リップ・フロップＦ１〜Ｆ３． ＦｏのＱ出力を受けて
、そのオア論理に従って出力を行うオア・ゲートＯＲｌ
からなる。

分周回路１０はＴ型のフリップ・フロップＦＴ。

〜ＦＴ７から威り、フリップ・フロップＦＴ１はそのＴ
入力端子にアンド・ゲー）Ａ３を通じて、基準パルスＴ
ＳＴの入力を受ける如く構成され、前記フリップ・フロ
ップＦＴ１のＱ出力はフリップ・フロップＦＴ２のＴ入
力端子に、フリップ・フロップＦＴ２のＱ出力はフリッ
プ・フロップＦＴ３のＴ入力端子にという具合に、各フ
リップ・フロップのＱ出力は次のフリップ・フロップの
Ｔ入力端子の入力信号となる。

従って、前記分周回路１０の出力端子Ｔ、〜Ｔ８からは
、第６図に示す如くそれぞれ’ｒｓ、ｒｔ ２ＴＳＴ、
４ＴｓＴ、 ８Ｔ、、 １６ＴＳＴ、 ３２ＴｓＴ。

６４ＴＳＴ、 １２８Ｔｓｙの分周パルスが出力される
事となる。

分周パルス選択回路１２は制御用レジスタ４のフリップ
・フロップＦ１．Ｆ５．Ｆ６の各出力端子Ｑ、、 Ｑ６
． Ｑ７の状態に従って、分周回路１０の出力を選択す
る如く構成されるものであるが、フリップ・フロップＦ
４．Ｆ５．Ｆ６のＱ出力の状態の組合せと分周回路１０
の出力Ｔ１〜Ｔ８のアンド論理に従って、出力線１゜〜
１７の所要の線上に所要の分周パルスを得て、オア・ゲ
ートＯＲ２を通じて、出力端子ＳＢから出力する如く構
成されるものである。

ちなみに、信号線１゜は、分周回路１０のＴ１端子の出
力ＴＳＴと、フリップ・フロップＦ、、 Ｆ５． Ｆ６
のＱ出力をインバータＩＮ、、 ＩＮ５． ＩＮ。

に依って反転した信号とのアンド論理に依って付勢され
、信号線１１は分周回路のＴ２端子の出力灯、Ｔと、フ
リップ・フロップＦ４のＱ出力とフリップ・フロップＦ
５．Ｆ６のＱ出力の反転信号とのアンド論理に依って付
勢され、信号線１□は分周回路１０の１３端子の出力４
Ｔ３．とフリップ・フロップＦ５のＱ出力とフリップ・
フロップＦ４．Ｆ６のＱ出力の反転信号とのアンド論理
に依って付勢され、信号線１３は分周回路１０のＴ、端
子の出力８ＴｓＴとフリップ・フロップＦ、、 Ｆ、の
Ｑ出力とフリップ・フロップＦ６のＱ出力の反転信号と
のアンド論理に依って付勢され、信号線１４は分周回路
１０のＴ３端子の出力１６ＴＳＴとフリップ・フロップ
Ｆ６のＱ出力とフリップ・フロップＦ４．Ｆ５のＱ出力
の反転信号とのアンド論理に依って付勢され、信号線１
５は分周回路１０のＴ６端子の出力３２Ｔ、とフリップ
・フロップＦ４．Ｆ６のＱ出力とフリップ・フロップＦ
５のＱ出力の反転信号とのアンド論理に依って付勢され
、信号線１６は分周回路１０のＴ７端子の出力６４Ｔｓ
’ｒとフリップ・フロップＦ５．Ｆ６のＱ出力と、フリ
ップ・フロップＦ、のＱ出力の反転信号とのアンド論理
に依って付勢され、信号線１□は分周回路１０のＴ８端
子の出力１２８Ｔｓ Ｔとフリップ・フロップＦ４．Ｆ
５．Ｆ６のＱ出力とのアンド論理に依って付勢されるも
のであり、従って、制御用レジスタ４の内容量に対して
、オンアゲートＯＲ２からはＴｓ丁×２ｍに相当する分
周パルスが得られる事となる。

ちなみに、信号線１゜〜１７上に配されるａ。

−ａ３Ｉは、同一信号線１゜〜１７上の入力のアンド論
理を取って、当該信号線を付勢する為のゲート素子であ
る。

減算回路１４は、前記分周パルス選択回路１２のＳＢ端
子出力を、制御レジスタ６の各フリップ・フロップＦ１
〜Ｆ３．ＦＤのＣＰ端子に入力して、前記分周パルス選
択回路１２の出力に同期して、制御用レジスタ６の内容
“６８＋ ｎ９９から“１“づつ減算する如く構成され
る。

なお、減算回路１４はエクスクルシブ・オア・ゲートＥ
ｌ、 Ｅ２． Ｅ３及びアンド・ゲートＡＩ、Ａ２から
成り、フリップ・フロップＦ１の出力を同フリップ・フ
ロップのＤ端子に入力する事に依り、該フリップ・フロ
ップＦ１をＣＰ端子入力に同期して、反転せしめ、フリ
ップ・フロップＦ２のＱ出力及びフリップ・フロップＦ
１の出力をエクスクルシブ・オアゲートＥ１を通じて、
同フリップ・フロップＦ２のＤ端子に入力する事に依り
、該フリップ・フロップＦ２をフリップ・フロップＦ１
がリセット状態にある時のみ、ＣＰ端子入力に同期して
反転せしめ、フリップ・フロップＦ３の出力及びフリッ
プ・フロップＦ１．Ｆ２の両Ｑ出力をアンド・ゲートＡ
１を通して得られる信号をエクスクルシブ・オアゲート
Ｅ２を通じて、同フリップ・フロップＦ３のＤ端子に入
力する事に依り、該フリップ・フロップＦ３をフリップ
・フロップＦ□？Ｆ２が共にリセット状態にある時のみ
、ＣＰ端子入力に同期して反転せしめ、フリップ・フロ
ップＦＤのＱ出力及びフリップ・フロップＦ３の出力と
アンド・ゲートＡ１の出力をアンド・ゲートＡ３を通し
て得られる信号をエクスクルシブ・オアゲートＥ３を通
じて、同フリップ・フロップＦＤのＤ端子に入力する事
に依り、該フリップ・フロップＦＤを、フリップ・フロ
ップＦ１．Ｆ２．Ｆ３が共にリセット状態にある時のみ
、ＣＰ端子入力に同期して反転せしめる如く構成される
もので、結局、分周パルス選択回路１２の出力に同期し
て制御用レジスタ６から“１゛づつの減算が行なわれる
。

上述した如き、回路構成に於いて、以下その動作につい
て第７図に従って詳細に説明する。

今、例えば制御されるべき露出時間のアペックス値が８
進数値コードで“５．３１＋”で与えられたとする。

これは、２進数値コードでは’１０１０１１゜“′であ
り、ｍ進数では“５．３７５．。

′である。ここで、基準時間となる露出時間１ ／２５
咀に対する上記露出時間のアペックス相当の段数は８進
数値コード゛’２．５ｅ” （＝８．０８−５．３Ｂ）
であり、その２進数値コードは０１０１０１□”となる
。

この６ビツトの２進数値コードは、当初レジスタ２に格
納される。

今、計時開始の為のスタート・パルスが基準パルスＴＳ
１の立下がりに同期して入力されると、制御用レジスタ
４，６の各フリップ・フロップＦ。

〜Ｆ６に、前記レジスタ２の内容が続み込まれると共に
、フリップ・フロップＦＤがセットされる。

同時に前記フリップ・フロップＦ１〜Ｆ３．Ｆ。のＱ出
力Ｑ□、 Ｑ２． Ｑ３． Ｑ４のオア論理が１゛とな
る為、零検出回路８の出力が“１“′となり、その出力
端子ＯＵＴにハイレーベル出力を行うと共に、アンド・
ゲートＡ３の一入力端にハイレーベル信号が印加される
。

従って、アンド・ゲートＡ３が開放され、分周回路１０
のフリップ・フロップＦＴ１のＴ端子に基準時間１／２
５０秒の１／８のパルス、即ち１／２００巾パルスが印
加される。

上述の如く、基準パルスＴＳＴの入力を受けた分周回路
１０は第６図に示す如く、Ｔ□〜Ｔ８の各出力端子から
分周パルスの出力を開始する。

なお、制御用レジスタ４は’ＯＡ”を書き込まれる事か
らフリップ・フロラフ下、のみがセットされ、従ってＱ
出力のみがハイ・レーベルとなり、Ｑ、、 Ｑ７出力は
ローレーベルである。

その為、インバータＩＮ４．■Ｎ６の出力がハイ・レー
ベルとなり、ａ□。

ａ１５ｙ ａ１６のゲートでアンド論理が威り立つ事と
なり、従って、信号線１゜はそのａ２のゲートの信号入
力に依って付勢される事となる。

ここで、前記ゲートａ２には分周回路１０のＴ３端子出
力、２”Ｔｓ Ｔのパルスが入力される為、信号線１は
２”ｓＴの分周パルスに依って付勢され、該パルスはオ
ア・ゲートＯＲ２を通じて出力線ＳＢから出力される。

前記ＳＢ出力は、制御用レジスタ６のＣＰ端子入力とな
り、従って減算回路１４に依って前記レジスタ６の内容
“’１１０１゜パ即ち８進数値コードの“１５Ｂ”から
、１ＴｓＴの分周パルスの立下がりに同期して、４４１
？９ずつ減算を行う事となる。

以上の減算を繰り返して、制御用レジスタ６の内容が“
０゛となると、該レジスタを構成するフリップ・フロッ
プＦ１〜Ｆ３．ＦＤの各Ｑ出力、Ｑ１〜Ｑ、が全て°０
“となる為、零検出回路８の出力は“Ｏ゛となり、従っ
て出力端子ＯＵＴの出力もローレーベルとなり、アンド
・ゲートＡ３を通じて分周回路１０に入力されていた基
準パルスＴ、アも規制される。

以上述べた如く制御動作は行なわれる訳であるが、結果
的に出力端子ＯＵＴは２ｍＴ、Ｔ×（８十ｎ）、即ち７
・２０００×（８＋ ５ ）秒間ハイレーベルにあった
事となり、この時間、即ち１／３８秒は、アペックス値
の８進数値コードで“５．３Ｂ”で与えられた露出時間
に相当するものである。

従って、零検出回路８の出力信号を用いて高精度の露出
制御をなし得るものである。

以上、述べた如く本考案によれは基準時間ＴＢに対して
、対数圧縮された値で、ｍ十一段（ｍ。

α ｎ、α：整数）で与えられる時間情報から、実際の時間
を得る為にＴＢｘ２”傍なる演算を行うに当って２ｍ＋
７を２ｍ・ （１＋−）で近似する事にα 依って、ＴｎＸ２ｍＸ （１＋−）なる演算制御を行α えば、近似的に実際の時間を得る事が出来る点に着目し
て、」なる基準パルスを時間情報“ｍ＋α ０゛の中の“ｍ”に基いて分周して、“°１・２α

α１”なるパルスを得て、該
パルスを時間情報“ｍ十四゛の中の“ｎ”及びα゛に基
いてα十ｎ回α 計数する事に依って、実際の時間制御を行う時間制御装
置を得る事が出来るものであって、極めて簡単な回路構
成に於いて、高精度の時間制御を行う事が出来るもので
ある。

また前記従来装置のものに比して同一時間を得る場合に
は基準クロックの周波数は低くてよいから電力消費は少
なく、かつ低速デバイスを利用できるものである。

第８図は、本考案の他の実施例に係る露出制御装置の回
路構成図を示すもので、ＦＦ１〜ＦＦ１４はフリップ・
フロップをそれぞれ示すもので、ＦＦ８〜ＦＦ、。

は、６ビツトの２進数値コードで表わされる露出時間Ｔ
、の基準時間１／２５咀に対するアペックス相当の段数
の下位３ビツトを書き込むべく、レジスタから信号線Ａ
Ｒ１〜ＡＲ３を通じて、そのセット・ダイレクト端子Ｓ
Ｄに入力を受けている。

また、ＦＦ１２〜ＦＦ１４は、前記アペックス相当の段
数の上位３ビツトを書き込むべく、（不図示の）レジス
タ２から信号線ＡＲ１〜ＡＲ６を通じてそのセット・グ
イレククト端子ＳＤに入力を受けている。

Ｓ１〜Ｓｌｌは、アンドゲートＡｓ１エクスクルシブ・
オア回路Ｅｓ％インバータＩＮ５から構成される減算回
路で、ＩＮ端子入力をインバータＩＮＳで反転した信号
とＣｉｎ入力のアンド論理をアンドゲートＡｓでとって
Ｃ８，端子から出力すると共に、囚端子入力のエクスク
ルシブ・オア論理をエクスクルシブ・オア・ゲートＥｓ
でとってＯＵＴ端子から出力する如く構成されるもので
ある。

なお、減算回路Ｓ１〜Ｓｌｌはその入力端子ＩＮに、フ
リップ・フロップＦ□〜Ｆ１□のそれぞれのＱ出力を受
け、その出力端子ＯＵＴからの出力をフリップ・フロッ
プＦ□〜ＦｉｌのそれぞれのＤ端子に入力しており、ま
た減算間際、のＣｏｕｔ端子出力は減算回路Ｓ２のＣｉ
ｎ端子入力となり、減算回路Ｓ２のＣｏｕｔ端子出力は
減算回路Ｓ３のＣｉｎ端子入力となるという具合に、各
減算回路ＳαのＣｏｕｔ端子出力は減算回路Ｓαや１の
Ｃｉｎ端子入力となる様に連結される。

なお、減算回路Ｓ１のＣｉｎ端子にはアンド・ゲー）Ａ
５を通じてフリップ・フロップＦＦ１゜。

ＦＦ１３．ＦＦ１．のＱ出力のアンド論理を入力されて
おり、−減算回路Ｓ２のＣｉｎ端子には、アンドゲート
Ａ６、オア・ゲートＯＲ４を通じてフリップ・フロップ
ＦＦ１３．ＦＦ１４のＱ出力とフリップ・フロップのＱ
出力のインバータＩＮ４による反転信号とのアンド論理
を入力されており、減算間Ｉ１１．のＣｉｎ端子には、
アンドゲートＡ７、オア・ゲートＯＲ５を通じてフリッ
プ・フロップＦＦ、。

、ＦＦ１．のＱ出力とフリップ・フロップＦＦ、３のＱ
出力のインバータＩＮ５による信号とのアンド論理を入
力されており、減算回路Ｓ、のＣｉｎ端子にはアンド・
ゲートＡ８、オア・ゲートＯＲ５を通じてフリップ・フ
ロップＦＦ１４のＱ出力とフリップ・フロップＦＦ１□
、ＦＦ１３のＱ出力のインバータＩＮ４． ＩＮ５によ
る反転信号とのアンド論理を入力されており、減算回路
Ｓ５のＣｉｎ端子にはアンド・ゲートＡ９、オア・ゲー
トＯＲ７を通じて、フリップ・フロップＦＦ１゜、ＦＦ
１３のＱ出力とフリップ・フロップＦＦ、４のＱ出力の
インバータＩＮ６による反転信号とのアンド論理を入力
されており、減算回路Ｓ６のＣｉｎ端子にはアンド・ゲ
ートＡ１０、オア・ゲートＯＲ８を通じてフリップ・フ
ロップＦＦ、３のＱ出力とフリップ・フロップＦＦ、２
．ＦＦ１４のＱ出力のインバータＩＮ４、ＩＮ６に依る
反転信号とのアンド論理を入力されており、減算回路Ｓ
７のＣｉｎ端子にはアンド・ゲートＡ１１、オア・ゲー
トＯＲ９を通じてフリップ・フＣツブＦＦ、。

のＱ出力とフリップ・フロップＦＦ１３．ＦＦ１４のＱ
出力のインバータＩＮ５゜■Ｎ６に依る反転信号とのア
ンド論理を入力されており、減算回路Ｓ８のＣｉｎ端子
には、アンド・ゲートＡ１１、オア・ゲートＯＲＩ Ｑ
を通じてフリップ・フロップＦＦ１゜、 ＦＦ、３．
ＦＦ、４のＱ出力のインバータＩＮ４．ＩＮ５．ＩＮ６
に依る反転信号のアンド論理を入力されるものである。

以上の事は、露出時間Ｔ１．の基準時間１ ／２５０秒
に対するアペックス値相当の段数の２進数値コードに於
ける上位３ビツトに依って、アンド・ゲー）Ａ５〜Ａ１
２までのいずれか１つのゲートが付勢されるという事を
意味するもので、前記フリップ・フロップＦＦ１□〜Ｆ
Ｆ１４に依って表わされる前記段数の１段以上のオーダ
ーに於ける値ｍのＯ・・・・・・７に対して、それぞれ
Ａユ。

ｔＡ１１？・・・・・・・・・Ａ６゜戊のアンド・ゲー
トを通じて、対応する減算回路Ｓ８．Ｓ７・・・・・・
Ｓ２．ＳｌのＣｉｎ端子にハイ・レーベル入力がなされ
る事となる。

ＯＲ３は、オア・ゲートで、前記フリップ・フロップＦ
Ｆ１〜ＦＦ１１のＱ出力Ｐ７〜Ｐ１．Ｑ□〜Ｑ３．ＱＤ
を入力され、その出力は、−入力端に基準パルスＴＳＴ
の入力を受けているアンド・ゲート戊に入力されると共
に、出力端子ＯＵＴからの出力となっている。

なお前記アンド・ゲートＡ、の出力は前記フリップ・フ
ロップＦ１〜Ｆ１１のＣＰ端子に入力されている。

以上、述べた如き構成に於いて、以下その制御動作につ
いて詳細に説明する。

今、例えば制御されるべき露出時間のアペックス値が８
進数値コードで“５．３ｅ”で与えられたとする。

これは２進数コードでは、“１０１０１１゜゛であり、
１０進数では“５．３７５．０”である。

ここで、基準時間となる露出時間１／２５＃に対する上
記露出時間のアペックス相当の段数は８進数値コードで
°２０％“’ （８，０８−５，３８）であり、その２
進数値コードは“０１０１０１゜′９となる。

この６ビツトの２進数値コードは当初、レジスタ２の各
ビット２３〜２１に格納される。

今、計時開始の為のスタート・パルスが基準パルスＴ、
の立下がりに同期して入力されると、フリップ・フロッ
プＦ１１のセット・ダイレクト端子ＳＤに該パルスは入
力され、フリップ・フロップＦＦ、１がセットされると
同時に、信号線ＡＲ１，ＡＲ２，ＡＲ３を通じて前記レ
ジスタ２の各ビット２１〜２１］からそれぞれの内容４
４１９！。

４４ Ｑ ９９．“１”が各フリップ・フロップＦＦ８
゜ＦＦ９．ＦＦ１ｏの各セット・ダイレクト端子ＳＤに
入力され、従ってフリップ・フロップＦＦ８及びＦＦ、
。

がセットされる。

同時に、信号線ＡＲ４，ＡＲ５゜ＡＲ６を通じて、前記
レジスタ２の各ビット＆〜＆からそれぞれの内容“０゛
、“１゛、“０゛が各フリップ・フロップＦＦ１□、Ｆ
Ｆ、３．ＦＦ１４の各セット・ダイレクト端子ＳＤに入
力され、従ってフリップ・フロップＦＦ１３がセットさ
れる。

この時、前記フリップ・フロップＦＦ１〜ＦＦ１１のＱ
出力Ｐ７．Ｐ６・・・・・・Ｐｉ！Ｑ□〜Ｑ３．ＱＤの
オア論理が“１゛となる為、オア・ゲートＯＲ３の出力
が“１゛となり、その出力端子ＯＵＴにハイレーベル出
力を行うと共に、アンド・ゲートＡ４の一入力端にハイ
レーベル信号が印加される。

従って、アンド・ゲートＡ４が開放され前記各フリップ
・フロップＦＦ□〜ＦＦ１１の各ＣＰ端子に基準パルス
Ｔｓアが入力される。

ちなみに、この基準パルスＴ、Ｔは基準時間１／２５□
□□の１／８のパルス、即ち１／２００咀のパルスであ
る。

一方、フリップ・フロップＦＦ１３がセットされた事に
依って、該フリップ・フロップＦＦ１３のＱ端子出力は
ハイ・レーベルとなり、また他のフリップ・フロップＦ
Ｆ□２９ ＦＦ１４のＱ端子出力がロー・レーベルであ
る事からインバータＩＮ４．ＩＮ６の出力がハイ・レー
ベルとなる為、アンド・ゲートＡ１０が付勢されて、そ
の出力はハイ・レーベルとなる。

前記アンド・ゲートＡＩＯのハイ・レーベル出力はオア
・ゲートＯＲ８を通じて減算回路Ｓ６のＣｉｎ端子に入
力される。

ちなみに、他のアンド・ゲートＡ５〜Ａ９．Ａｌ １．
Ａ１２の出力は全てロー・レーベルでアル。

従って、減算回路Ｓ１〜Ｓ５までのＣｉｎ入力及びＣｏ
ｕｔ出力は総て“０゛のままであるから、対応するフリ
ップ・フロップＦＦ、〜ＦＦ、はそのＣＰ端子入力、即
ち基準パルスＴＳＴが変化してもリセット状態を続ける
。

従って、前記フリップ・フロップＦＦ□〜ＦＦ５のＱ出
力、即ち、Ｐ７〜Ｐ３は“０゛′状態を保持する。

一方、減算回路Ｓ６は、オア・ゲートＯＲ８が能動の為
、出力端子ＯＵＴからは入力端子ＩＮに入ったデータの
反転信号が出力されている。

従って、基準パルスＴＳＴが１つ立下がる毎に、フリッ
プ・フロップＦＦ６は反転する為、そのＱ出力は“０゛
→“１′′、“１ ｔｔ→“０゛と変化する事になる。

なお、減算回路Ｓ６に於いて、フリップ・フロップＦＦ
６のＱ出力が°“０パの時に、インバータ■Ｎｓを通じ
て、アンド・ゲートんにはハイレーベル入力がなされ、
該アンド・ゲートＡｓには同時にＣｉｎ端子よりハイレ
ーベル入力がなされている事から、Ｃｏｕｔ端子からは
減算キャリーが出力され、該出力はオア・ゲートＯＲ９
を介して減算回路Ｓ７のＣｉｎ端子に入力される。

この時フリップ・フロップＦＦ７がリセット状態にあっ
た場合、そのＱ出力は０゛′である為、減算回路Ｓ７の
Ｃｏｕｔ端子からは減算キャリーが出力され、該出力は
オア・ゲートＯＲ９を介して減算回路Ｓ８のＣｉｎ端子
に入力される。

更に、ここでフリップ・フロップＦＦ８がリセット状態
にあった場合、同様に減算回路Ｓ８のＣｏｕｔ端子から
は減算キャリーが出力され、該出力はオア・ゲート０Ｒ
１０を介してて減算回路Ｓ８のＣｉｎ端子に入力され、
以下同様にして、対応するフリップ・フロップＦＦ９〜
ＦＦ、□の状態に従って、即ち、該フリップ・フロップ
ＦＦ９〜ＦＦ１１がリセット状態の時、減算回路Ｓ９〜
Ｓ１□はそのＣ１囃子入力がハイレーベルであれば、そ
のＣｏｕｔ端子からハイレーベル出力を行い、次にある
減算回路のＣｉｎ端子に入力を行う。

なお、フリップ・フロップＦＦ６〜ＦＦ１１は対応する
減算回路Ｓ６〜Ｓ７のＣｉｎ端子入力がハイレーベレル
の時に、ＣＰ端子に入力される基準パルスＴ８丁の立下
がりに同期してその状態を反転する。

即ち、フリップ・フロップＦＦ６〜ＦＦ１１から構成さ
れるレジスタの内容は、基準パルスＴｓｒの立下がりに
同期して、“１゛ずつ減算を受ける減算系を構成する事
となる。

なお、上述のフリップ・フロップＦＦ６〜ＦＦ１１から
構ｔされるレジスタには、スタート・パルスに同期して
、フリップ・フロップ、ＦＦ１□かう構成される最上位
ビットに“１゛が、フリップ・フロップＦＦ８〜ＦＦ１
ｏから構成される３ビツトに信号線ＡＲ１，ＡＲ，、Ａ
Ｒ３を通じてレジスタ２の下位３ビット分、即ち“’１
０１”が、書きこまれる。

なお、フリップ・フロップＦＦ６〜ＦＦ７から構成され
る下位２ビツトは、当初は“００゛であるから、全体と
して、フリップ・フロップＦＦ６〜ＦＦ１□から構成さ
れるレジスタには“１１０１０σ゛が書き込まれる事に
なる。

ちなみに、この値は（８＋５）Ｘ２”、即ち（８＋ｎ）
Ｘ２ｍに相当するものである。

次に、上記レジスタからは、基準パルスＴ、アの立下が
りに同期して“１′ずつ減算が行なわれる事となるが、
減算を繰り返した結果、上記レジスタの内容が“０゛即
ち、フリップ・フロップＦＦ６〜ＦＦ１．の全てがリセ
ット状態になると、それぞれのＱ出力は“°０゛となる
。

従って、フリップ・フロップＦＦ１〜ＦＦ１１のＱ出力
を受けているオア・ゲー）ＯＲ３の出力が“０゛となり
、従って、その出力ＯＵＴからの出力がロウ・レーベル
になると共に、アンド・ゲートＡ４はその出力を規制さ
れ、基準パルスＴｓｒが規制され、上記の減算動作を停
止する。

ちなみに、スタートパルスが入力すれてから、上記レジ
スタの内容が“°０゛になるまでの時間は、（８＋ｎ）
Ｘ２’Ｘ□而丁即ち（８十１ ５）Ｘ２’Ｘ□而−夙（秒）である。

以上、述べた如く制御動作は行なわれる訳であるが、結
果的に出力端子ＯＵＴは２ｍｘＴ、ア×（８十ｎ）、即
ち１×±Ｘ （８＋５）秒間・・イレー０００ ベルにあった事となり、この時間即ち１／３彬はアペッ
クス値の８進数値コードで°“５．３１”で与えられた
露出時間に相当するものである。

従って、オア・ゲートＯＲ３の出力信号を用いて、高精
度の露出制御をなし得るものである。

即ち、与えられた時間情報“ｍ＋””のうちｍ”に基い
て、減算回路Ｓ□〜Ｓ８のＣｉｎ端子に選択的にハイ・
レーベル入力を与え、フリップ・フロップＦＦ１〜ＦＦ
８の中で、選択された減算回路に対応するフリップ・フ
ロップＦＦＬを最下位桁としてフリップ・フロップＦＦ
Ｌ、ＦＦ□１から成るレジスタを想定し、スタート・パ
ルスに同期して、前記レジスタの最上位ビットに“４１
ｔ＊、第２〜第第４ビツトに“°ｎ゛を書き込む事に
依り、実質的に前記レジスタの内容を（８＋ｎ）ｘ２”
とせしめ、該レジスタの内容から基準パルスに同期して
“１”ずつ減算する事に依って、最終的に（８十ｎ）Ｘ
２ｍＸＴＳＴなる時間を得る事が出来るものである。

ちなみに減算回路Ｓ□〜Ｓ８のＣｉｎ端子は、ｍ＝０の
時に減算回鈍β８のＣｉｎ端子、ｍ＝１の時に減算回路
Ｓ７のＣｉｎ端子、ｍ＝２の時に減算回路Ｓ６のＣｉｎ
端子、ｍ＝３の時に減算回路Ｓ、Ｃｉｎ端子、ｍ＝４の
時に減算回路Ｓ４のＣｉｎ端子、ｍ＝５の時に減算回路
Ｓ３のＣｉｎ端子、ｍ＝６の時に減算回路Ｓ２のＣｉｎ
端子、ｍ＝７の時に減算回路Ｓ１のＣｉｎ端子がそれぞ
れハイレーベルとなる如くアンド・ゲートＡ５〜Ａ１２
に入力は、データ“ｍ゛を格納するフリップ・フロップ
ＦＦ１゜〜ＦＦ、のＱ出力を適宜選択している。

なお、上記の事は、フリップ・フロップＦＦ１〜ＦＦ７
を分周回路として、最下位桁として選択されたフリップ
・フロップＦＦＬからフリップ・フロップＦＦ７までの
内容（当初“００〜Ｏ゛）から１゛ずつ減算を行い、前
記フリップ・フロップＦＦＬ〜ＦＦ７の内容が全て“０
゛となる毎に、フリップ・フロップＦＦ８〜ＦＦ１１に
格納されるデータ゛８十ｎ”から“１′づつ減算を行う
もので、実質的に基準パルスＴｓＴを分周して２’ＸＴ
、Ｔなる時間を得て、該時間を８＋ｎ回カウントして、
実際の時間２”ＸＴＳＴＸ （８＋ｎ）を得る事に他な
らない。

【図面の簡単な説明】

第１図は露出制御の為のアペックス値の説明図、第２図
は、第１図示アペックス値を２進数値コード化した時の
コード図、第３図は２Ｔを１千の一実施例に係る時間制
御装置のブロック図、第５図は第４図示ブロック図の具
体的構成を示す回路構成図、第６図は分周回路出力のタ
イムチャート、第７図は第５図示回路の動作を説明する
タイムチャート、第８図は本考案の他の実施例に係る時
間制御装置の回路構成図である。 ２、４．６・・・・・・レジスタ、８・・・・・・零検
出回路、１０・・・・・・分周回路、１２・・・・・・
分周パルス選択回路、１４・・・・・・減算回路。

Claims (1)

1. 【実用新案登録請求の範囲】 ｍ＋−（ｍｔｎは零又は整数、αは正の整数でα ｎ〈αである）で表わされた対数圧縮された時間情報を
   記憶するレジスタと、該レジスタにおける前記情報ｍを
   記憶する部分からの出力に対応して所定周波数のパルス
   列を土に分周する分周手段と、前記レジスタにおける前
   記情報ｎを記憶する部分からの出力に応答して前記分周
   手段出力を（α十ｎ）回計数する手段とを設け、前記計
   数手段出力に応答して前記時間情報を対数伸長した時間
   幅の制御信号を発生する様にしたことを特徴とする時間
   制御装置。