JPS6068450A - 割込み要求回路 - Google Patents
割込み要求回路Info
- Publication number
- JPS6068450A JPS6068450A JP58175347A JP17534783A JPS6068450A JP S6068450 A JPS6068450 A JP S6068450A JP 58175347 A JP58175347 A JP 58175347A JP 17534783 A JP17534783 A JP 17534783A JP S6068450 A JPS6068450 A JP S6068450A
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- JP
- Japan
- Prior art keywords
- interrupt
- interrupt request
- cpu
- peripheral devices
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセッサ（以下ＣＰＵという）の
高速な割込み要求回路に関するものである０ 従来例の構成とその問題点 ＣＰＵを核とするマイクロコンピュータは、増々機能の
高度化と高速化が要望されている。そのため、ＣＰＵに
接続される周辺デバイスの種類と数は増加しており、周
辺デバイスからＣＰＵへの割込み要求に対していかに速
く割込み処理を行なうかが課題になっていた。
高速な割込み要求回路に関するものである０ 従来例の構成とその問題点 ＣＰＵを核とするマイクロコンピュータは、増々機能の
高度化と高速化が要望されている。そのため、ＣＰＵに
接続される周辺デバイスの種類と数は増加しており、周
辺デバイスからＣＰＵへの割込み要求に対していかに速
く割込み処理を行なうかが課題になっていた。
以下に従来の割込み要求回路について第１図。
第２図と共に説明する。第１図において、１から４はＣ
ＰＵ５にアドレスバス６とデータバス７を介して接続さ
れた周辺デバイス（ペリフェラル）を示す。各周辺デバ
イスからの割込み要求は、抵抗８を用いてワイアードオ
アがとられ、ＣＰＵの割込み入力端子（ｉＲＱ 、ロー
アクティブ）に接続される。どれかの周辺デバイスより
割込み要求がなされた場合、第２図に示すように要求発
生と同時に割込み要求線の電位が電源電圧（ＶＤＤ）か
らＧＮＤ電位電位篩下していく。その時点でＣＰＵが割
込み要求を受付け、現在実行中のジョブを中断して割込
み処理ルーチンへ移行する。
ＰＵ５にアドレスバス６とデータバス７を介して接続さ
れた周辺デバイス（ペリフェラル）を示す。各周辺デバ
イスからの割込み要求は、抵抗８を用いてワイアードオ
アがとられ、ＣＰＵの割込み入力端子（ｉＲＱ 、ロー
アクティブ）に接続される。どれかの周辺デバイスより
割込み要求がなされた場合、第２図に示すように要求発
生と同時に割込み要求線の電位が電源電圧（ＶＤＤ）か
らＧＮＤ電位電位篩下していく。その時点でＣＰＵが割
込み要求を受付け、現在実行中のジョブを中断して割込
み処理ルーチンへ移行する。
しかし上記の例では、どの周辺デバイスが割込み要求を
しているかすぐには分らないので、ｃｐＵは全ての周辺
デバイスのステータスを読んで削込み要求の有無を判別
する必要がある。そのため周辺デバイスの数が増えると
８判別に要する時間が長くなり、高速な割込み処理が困
難であった。
しているかすぐには分らないので、ｃｐＵは全ての周辺
デバイスのステータスを読んで削込み要求の有無を判別
する必要がある。そのため周辺デバイスの数が増えると
８判別に要する時間が長くなり、高速な割込み処理が困
難であった。
発明の目的
本発明はこのような従来の問題に鑑み、割込み要求源の
検索に費やす時間を短縮し、ＣＰＵが高速な割込み処理
ができるようにする事を目的とする。
検索に費やす時間を短縮し、ＣＰＵが高速な割込み処理
ができるようにする事を目的とする。
発明の構成
本発明は、周辺デバイスの割込み要求線を抵抗等のイン
ピーダンス素子を用いてラダー接続し、割込み要求時の
出力電圧をＡ／Ｄ変換することで検索の高速化を実現し
、前記高速割込み処理を可能とするものである。
ピーダンス素子を用いてラダー接続し、割込み要求時の
出力電圧をＡ／Ｄ変換することで検索の高速化を実現し
、前記高速割込み処理を可能とするものである。
実施例の説明
第３図は本発明の一実施例における割込み要求回路を示
し、説明を容易にするため、従来例と共通の構成要素の
番号は第１図と同じにしである。
し、説明を容易にするため、従来例と共通の構成要素の
番号は第１図と同じにしである。
８から１１はラダー抵抗を示し、その抵抗比は３：２：
６である。ラダー抵抗の出力端子１２はＡ／Ｄ変換器１
３と正転増幅器１４とに接続され、増幅器の出力はＣＰ
ＵのｉＲＱ端子に入力される。
６である。ラダー抵抗の出力端子１２はＡ／Ｄ変換器１
３と正転増幅器１４とに接続され、増幅器の出力はＣＰ
ＵのｉＲＱ端子に入力される。
次に具体的にその回路動作を第４図と対応させて説明す
る。割込み要求線の電位（出力端子１２の電位）は、各
周辺デバイスの要求線を特定の抵抗比を有する抵抗でラ
ダー結合しているためどの周辺デバイスが割込みを要求
しているかによって端子１２の電位が異なる。第４図に
示すように周辺デバイス１から割込みが要求されると割
込み要求線の電位は１５に示ずようにＧＮＤ電位１で降
下する。周辺デバイス２から要求されると１６に示すよ
うに■ＤＤ／４まで端子１２の電位が下がる。
る。割込み要求線の電位（出力端子１２の電位）は、各
周辺デバイスの要求線を特定の抵抗比を有する抵抗でラ
ダー結合しているためどの周辺デバイスが割込みを要求
しているかによって端子１２の電位が異なる。第４図に
示すように周辺デバイス１から割込みが要求されると割
込み要求線の電位は１５に示ずようにＧＮＤ電位１で降
下する。周辺デバイス２から要求されると１６に示すよ
うに■ＤＤ／４まで端子１２の電位が下がる。
同様に周辺デバイス３，４がらの割込み要求に対しては
、それぞれ１７．１８のような電位まで下がる。すなわ
ち、端子１２には■ＤＤを４等分した電圧が周辺デバイ
スの要求に応じて出力される。
、それぞれ１７．１８のような電位まで下がる。すなわ
ち、端子１２には■ＤＤを４等分した電圧が周辺デバイ
スの要求に応じて出力される。
この電圧は増幅器１４でＧＮＤ電位（ローレベル）まで
増幅されるためＣＰＵ６に対して割込み要求がなされる
０ＣＰＵ５は割込み処理を開始するにあたり、Ａ／Ｄ
変換器１３をスタートさせて端子１２の電圧をデジタル
値に変換しデータバス全通してその値を読み込む。この
場合、Ａ／Ｄ変換器の精度は２ビット以上あれば良い。
増幅されるためＣＰＵ６に対して割込み要求がなされる
０ＣＰＵ５は割込み処理を開始するにあたり、Ａ／Ｄ
変換器１３をスタートさせて端子１２の電圧をデジタル
値に変換しデータバス全通してその値を読み込む。この
場合、Ａ／Ｄ変換器の精度は２ビット以上あれば良い。
Ａ／Ｄ変換値は端子１２の電圧に対応して異なり、例え
ば２ビツト八／Ｄ変換器を用いた場合、第４図に示す１
５〜１８の電位はそれぞれ００，０１，１０．１１の２
進数に変換される。従ってＣＰＵはこの２進数の値を調
べれば現在どの周辺デバイスから割込み要求がなされて
いるかが判別できる。すなわち全ての周辺デバイスのス
テータスを調べて割込みを要求している相手先を捜す場
合に較べて、短時間に相手先を見つけて割込み処理を行
なう事が可能である。
ば２ビツト八／Ｄ変換器を用いた場合、第４図に示す１
５〜１８の電位はそれぞれ００，０１，１０．１１の２
進数に変換される。従ってＣＰＵはこの２進数の値を調
べれば現在どの周辺デバイスから割込み要求がなされて
いるかが判別できる。すなわち全ての周辺デバイスのス
テータスを調べて割込みを要求している相手先を捜す場
合に較べて、短時間に相手先を見つけて割込み処理を行
なう事が可能である。
次に、複数の周辺デバイスから同時に割込み要求がなさ
れた場合、例えば周辺デバイス２と４より要求されたと
き端子１２の電位は第４図１６のようになるためＣＰ（
Ｊの割込み処理は先ず周辺デバイス２に対して行なわれ
る。周辺デバイス２の割込み処理が終了して割込み要求
が解除されると端子１２の電位は１８のようになるので
、今度は周辺デバイス４に対して割込み処理がなされる
。
れた場合、例えば周辺デバイス２と４より要求されたと
き端子１２の電位は第４図１６のようになるためＣＰ（
Ｊの割込み処理は先ず周辺デバイス２に対して行なわれ
る。周辺デバイス２の割込み処理が終了して割込み要求
が解除されると端子１２の電位は１８のようになるので
、今度は周辺デバイス４に対して割込み処理がなされる
。
この様に割込み要求に対して優先順位を与えることが可
能で、本実施例の場合、周辺デバイス１が最も優先順位
が高く、周辺デバイス４が最も低い。
能で、本実施例の場合、周辺デバイス１が最も優先順位
が高く、周辺デバイス４が最も低い。
以上のように、本実施例によれば複数の周辺デバイスの
割込み要求線を特定の抵抗比４有する抵抗を用いてラダ
ー接続し、ラダー抵抗回路の出力電圧をＡ／Ｄ 変換す
ることで、割込み要求源の高速検索と割込み要求の優先
順位づけを行なう事が可能になった。
割込み要求線を特定の抵抗比４有する抵抗を用いてラダ
ー接続し、ラダー抵抗回路の出力電圧をＡ／Ｄ 変換す
ることで、割込み要求源の高速検索と割込み要求の優先
順位づけを行なう事が可能になった。
なお、本実施例におけるラダー抵抗８〜１１はダイオー
ド等の他のインピーダンス素子にしても良い。
ド等の他のインピーダンス素子にしても良い。
発明の効果
以上のように、本発明は割込み要求線をインピーダンス
素子たとえば抵抗を用いてラダー接続し、ラダー抵抗網
の出力をＡ／Ｄ 変換器に入力することで、割込み要求
源の検索時間を短縮すると共にソフトウェアの負荷を軽
減し、周辺デバイスの割込み要求に対する優先順位も付
加できるという効果を有する優れた割込み要求回路を提
供するものである。
素子たとえば抵抗を用いてラダー接続し、ラダー抵抗網
の出力をＡ／Ｄ 変換器に入力することで、割込み要求
源の検索時間を短縮すると共にソフトウェアの負荷を軽
減し、周辺デバイスの割込み要求に対する優先順位も付
加できるという効果を有する優れた割込み要求回路を提
供するものである。
第１図は従来の割込み要求回路のブロック図、第２図は
従来の割込み要求線の電位変化を示すグラフ、第３図は
本発明の一実施例における割込み要求回路のブロック図
、第４図は本発明の割込み要求線の電位変化を示すグラ
フである。 １〜４・・・・・周辺デバイス、５・・・・・・ＣＰＵ
、８〜１１・・・・抵抗、１３・・・・・・Ａ／Ｄ変換
器、１４・・・・・・増幅器。
従来の割込み要求線の電位変化を示すグラフ、第３図は
本発明の一実施例における割込み要求回路のブロック図
、第４図は本発明の割込み要求線の電位変化を示すグラ
フである。 １〜４・・・・・周辺デバイス、５・・・・・・ＣＰＵ
、８〜１１・・・・抵抗、１３・・・・・・Ａ／Ｄ変換
器、１４・・・・・・増幅器。
Claims (2)
- （１）°インピーダンス素子を用いてラダー接続された
複数の割込み要求線と、前記要求線の出力電圧をデジタ
ル信号に変換するＡ／Ｄ変換器とを備えてなることを特
徴とする割込み要求回路。 - （２） インピーダンス素子として抵抗又はダイオード
を用いる事を特徴とする特許請求の範囲第１項に記載の
割込み要求回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175347A JPS6068450A (ja) | 1983-09-22 | 1983-09-22 | 割込み要求回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175347A JPS6068450A (ja) | 1983-09-22 | 1983-09-22 | 割込み要求回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068450A true JPS6068450A (ja) | 1985-04-19 |
| JPH0113574B2 JPH0113574B2 (ja) | 1989-03-07 |
Family
ID=15994474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175347A Granted JPS6068450A (ja) | 1983-09-22 | 1983-09-22 | 割込み要求回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068450A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498949A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ibaraki Ltd | 信号伝達システム |
| JPH0498950A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ibaraki Ltd | 信号伝達システム |
| JP2008234266A (ja) * | 2007-03-20 | 2008-10-02 | Nec Corp | 障害処理方式、電子機器、および障害処理方法 |
| US20170168967A1 (en) * | 2015-12-10 | 2017-06-15 | Qualcomm Incorporated | Digital aggregation of interrupts from peripheral devices |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684021A (ja) * | 1992-08-28 | 1994-03-25 | Precision:Kk | Ｉｃメモリカードリーダ／ライタ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638627A (en) * | 1979-09-05 | 1981-04-13 | Canon Inc | Interrupting system |
-
1983
- 1983-09-22 JP JP58175347A patent/JPS6068450A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638627A (en) * | 1979-09-05 | 1981-04-13 | Canon Inc | Interrupting system |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498949A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ibaraki Ltd | 信号伝達システム |
| JPH0498950A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ibaraki Ltd | 信号伝達システム |
| JP2008234266A (ja) * | 2007-03-20 | 2008-10-02 | Nec Corp | 障害処理方式、電子機器、および障害処理方法 |
| US20170168967A1 (en) * | 2015-12-10 | 2017-06-15 | Qualcomm Incorporated | Digital aggregation of interrupts from peripheral devices |
| WO2017099897A1 (en) * | 2015-12-10 | 2017-06-15 | Qualcomm Incorporated | Digital aggregation of interrupts from peripheral devices |
| KR20180090999A (ko) * | 2015-12-10 | 2018-08-14 | 퀄컴 인코포레이티드 | 주변 디바이스들로부터의 인터럽트들의 디지털 어그리게이션 |
| JP2018536946A (ja) * | 2015-12-10 | 2018-12-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 周辺機器デバイスからの割り込みのデジタルアグリゲーション |
| US10289579B2 (en) | 2015-12-10 | 2019-05-14 | Qualcomm Incorporated | Digital aggregation of interrupts from peripheral devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0113574B2 (ja) | 1989-03-07 |
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