JPH0113574B2 - - Google Patents
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- Publication number
- JPH0113574B2 JPH0113574B2 JP58175347A JP17534783A JPH0113574B2 JP H0113574 B2 JPH0113574 B2 JP H0113574B2 JP 58175347 A JP58175347 A JP 58175347A JP 17534783 A JP17534783 A JP 17534783A JP H0113574 B2 JPH0113574 B2 JP H0113574B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interrupt request
- cpu
- peripheral device
- peripheral devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセツサ（以下CPUと
いう）の高速な割込み要求回路に関するものであ
る。
いう）の高速な割込み要求回路に関するものであ
る。
従来例の構成とその問題点
CPUを核とするマイクロコンピユータは、
増々機能の高度化と高速化が要望されている。そ
のため、CPUに接続される周辺デバイスの種類
と数は増加しており、周辺デバイスからCPUへ
の割込み要求に対していかに速く割込み処理を行
なうかが課題になつていた。
増々機能の高度化と高速化が要望されている。そ
のため、CPUに接続される周辺デバイスの種類
と数は増加しており、周辺デバイスからCPUへ
の割込み要求に対していかに速く割込み処理を行
なうかが課題になつていた。
以下に従来の割込み要求回路について第１図，
第２図と共に説明する。第１図において、１から
４はCPU５にアドレスバス６とデータバス７を
介して接続された周辺デバイス（ペリフエラル）
を示す。各周辺デバイスからの割込み要求は、抵
抗８を用いてワイアードオアがとられ、CPUの
割込み入力端子（，ローアクテイブ）に接続
される。どれかの周辺デバイスより割込み要求が
なされた場合、第２図に示すように要求発生と同
時に割込み要求線の電位が電源電圧（VDD）から
GND電位まで降下していく。その時点でCPUが
割込み要求を受付け、現在実行中のジヨブを中断
して割込み処理ルーチンへ移行する。
第２図と共に説明する。第１図において、１から
４はCPU５にアドレスバス６とデータバス７を
介して接続された周辺デバイス（ペリフエラル）
を示す。各周辺デバイスからの割込み要求は、抵
抗８を用いてワイアードオアがとられ、CPUの
割込み入力端子（，ローアクテイブ）に接続
される。どれかの周辺デバイスより割込み要求が
なされた場合、第２図に示すように要求発生と同
時に割込み要求線の電位が電源電圧（VDD）から
GND電位まで降下していく。その時点でCPUが
割込み要求を受付け、現在実行中のジヨブを中断
して割込み処理ルーチンへ移行する。
しかし上記の例では、どの周辺デバイスが割込
み要求をしているかすぐには分らないので、
CPUは全ての周辺デバイスのステータスを読ん
で割込み要求の有無を判別する必要がある。その
ため周辺デバイスの数が増えると、判別に要する
時間が長くなり、高速な割込み処理が困難であつ
た。
み要求をしているかすぐには分らないので、
CPUは全ての周辺デバイスのステータスを読ん
で割込み要求の有無を判別する必要がある。その
ため周辺デバイスの数が増えると、判別に要する
時間が長くなり、高速な割込み処理が困難であつ
た。
発明の目的
本発明はこのような従来の問題に鑑み、割込み
要求源の検索に費やす時間を短縮し、CPUが高
速な割込み処理ができるようにする事を目的とす
る。
要求源の検索に費やす時間を短縮し、CPUが高
速な割込み処理ができるようにする事を目的とす
る。
発明の構成
本発明は、周辺デバイスの割込み要求線を抵抗
等のインピーダンス素子を用いてラダー接続し、
割込み要求時の出力電圧をＡ／Ｄ変換することで
検索の高速化を実現し、前記高速割込み処理を可
能とするものである。
等のインピーダンス素子を用いてラダー接続し、
割込み要求時の出力電圧をＡ／Ｄ変換することで
検索の高速化を実現し、前記高速割込み処理を可
能とするものである。
実施例の説明
第３図は本発明の一実施例における割込み要求
回路を示し、説明を容易にするため、従来例と共
通の構成要素の番号は第１図と同じにしてある。
８から１１はラダー抵抗を示し、その抵抗比は
３：２：６である。ラダー抵抗の出力端子１２は
Ａ／Ｄ変換器１３と正転増幅器１４とに接続さ
れ、増幅器の出力はCPUの端子に入力され
る。
回路を示し、説明を容易にするため、従来例と共
通の構成要素の番号は第１図と同じにしてある。
８から１１はラダー抵抗を示し、その抵抗比は
３：２：６である。ラダー抵抗の出力端子１２は
Ａ／Ｄ変換器１３と正転増幅器１４とに接続さ
れ、増幅器の出力はCPUの端子に入力され
る。
次に具体的にその回路動作を第４図と対応させ
て説明する。割込み要求線の電位（出力端子１２
の電位）は、各周辺デバイスの要求線を特定の抵
抗比を有する抵抗でラダー結合しているためどの
周辺デバイスが割込みを要求しているかによつて
端子１２の電位が異なる。第４図に示すように周
辺デバイス１から割込みが要求されると割込み要
求線の電位は１５に示すようにGND電位まで降
下する。周辺デバイス２から要求されると１６に
示すようにVDD／４まで端子１２の電位が下が
る。同様に周辺デバイス３，４からの割込み要求
に対しては、それぞれ１７，１８のような電位ま
で下がる。すなわち、端子１２にはVDDを４等分
した電圧が周辺デバイスの要求に応じて出力され
る。この電圧は増幅器１４でGND電位（ローレ
ベル）まで増幅されるためCPU５に対して割込
み要求がなされる。CPU５は割込み処理を開始
するにあたり、Ａ／Ｄ変換器１３をスタートさせ
て端子１２の電圧をデジタル値に変換しデータバ
スを通してその値を読み込む。この場合、Ａ／Ｄ
変換器の精度は２ビツト以上あれば良い。Ａ／Ｄ
変換値は端子１２の電圧に対応して異なり、例え
ば２ビツトＡ／Ｄ変換器を用いた場合、第４図に
示す１５〜１８の電位はそれぞれ00，01，10，11
の２進数に変換される。従つてCPUはこの２進
数の値を調べれば現在どの周辺デバイスから割込
み要求がなされているかが判別できる。すなわち
全ての周辺デバイスのステータスを調べて割込み
要求している相手先を捜す場合に較べて、短時間
に相手先を見つけて割込み処理を行なう事が可能
である。
て説明する。割込み要求線の電位（出力端子１２
の電位）は、各周辺デバイスの要求線を特定の抵
抗比を有する抵抗でラダー結合しているためどの
周辺デバイスが割込みを要求しているかによつて
端子１２の電位が異なる。第４図に示すように周
辺デバイス１から割込みが要求されると割込み要
求線の電位は１５に示すようにGND電位まで降
下する。周辺デバイス２から要求されると１６に
示すようにVDD／４まで端子１２の電位が下が
る。同様に周辺デバイス３，４からの割込み要求
に対しては、それぞれ１７，１８のような電位ま
で下がる。すなわち、端子１２にはVDDを４等分
した電圧が周辺デバイスの要求に応じて出力され
る。この電圧は増幅器１４でGND電位（ローレ
ベル）まで増幅されるためCPU５に対して割込
み要求がなされる。CPU５は割込み処理を開始
するにあたり、Ａ／Ｄ変換器１３をスタートさせ
て端子１２の電圧をデジタル値に変換しデータバ
スを通してその値を読み込む。この場合、Ａ／Ｄ
変換器の精度は２ビツト以上あれば良い。Ａ／Ｄ
変換値は端子１２の電圧に対応して異なり、例え
ば２ビツトＡ／Ｄ変換器を用いた場合、第４図に
示す１５〜１８の電位はそれぞれ00，01，10，11
の２進数に変換される。従つてCPUはこの２進
数の値を調べれば現在どの周辺デバイスから割込
み要求がなされているかが判別できる。すなわち
全ての周辺デバイスのステータスを調べて割込み
要求している相手先を捜す場合に較べて、短時間
に相手先を見つけて割込み処理を行なう事が可能
である。
次に、複数の周辺デバイスから同時に割込み要
求がなされた場合、例えば周辺デバイス２と４よ
り要求されたとき端子１２の電位は第４図１６の
ようになるためCPUの割込み処理は先ず周辺デ
バイス２に対して行なわれる。周辺デバイス２の
割込み処理が終了して割込み要求が解除されると
端子１２の電位は１８のようになるので、今度は
周辺デバイス４に対して割込み処理がなされる。
この様に割込み要求に対して優先順位を与えるこ
とが可能で、本実施例の場合、周辺デバイス１が
最も優先順位が高く、周辺デバイス４が最も低
い。
求がなされた場合、例えば周辺デバイス２と４よ
り要求されたとき端子１２の電位は第４図１６の
ようになるためCPUの割込み処理は先ず周辺デ
バイス２に対して行なわれる。周辺デバイス２の
割込み処理が終了して割込み要求が解除されると
端子１２の電位は１８のようになるので、今度は
周辺デバイス４に対して割込み処理がなされる。
この様に割込み要求に対して優先順位を与えるこ
とが可能で、本実施例の場合、周辺デバイス１が
最も優先順位が高く、周辺デバイス４が最も低
い。
以上のように、本実施例によれば複数の周辺デ
バイスの割込み要求線を特定の抵抗比を有する抵
抗を用いてラダー接続し、ラダー抵抗回路の出力
電圧をＡ／Ｄ変換することで、割込み要求源の高
速検索と割込み要求の優先順位づけを行なう事が
可能になつた。
バイスの割込み要求線を特定の抵抗比を有する抵
抗を用いてラダー接続し、ラダー抵抗回路の出力
電圧をＡ／Ｄ変換することで、割込み要求源の高
速検索と割込み要求の優先順位づけを行なう事が
可能になつた。
なお、本実施例におけるラダー抵抗８〜１１は
ダイオード等の他のインピーダンス素子にしても
良い。
ダイオード等の他のインピーダンス素子にしても
良い。
発明の効果
以上のように、本発明は割込み要求線をインピ
ーダンス素子たとえば抵抗を用いてラダー接続
し、ラダー抵抗網の出力をＡ／Ｄ変換器に入力す
ることで、割込み要求源の検索時間を短縮すると
共にソフトウエアの負荷を軽減し、周辺デバイス
の割込み要求に対する優先順位も付加できるとい
う効果を有する優れた割込み要求回路を提供する
ものである。
ーダンス素子たとえば抵抗を用いてラダー接続
し、ラダー抵抗網の出力をＡ／Ｄ変換器に入力す
ることで、割込み要求源の検索時間を短縮すると
共にソフトウエアの負荷を軽減し、周辺デバイス
の割込み要求に対する優先順位も付加できるとい
う効果を有する優れた割込み要求回路を提供する
ものである。
第１図は従来の割込み要求回路のブロツク図、
第２図は従来の割込み要求線の電位変化を示すグ
ラフ、第３図は本発明の一実施例における割込み
要求回路のブロツク図、第４図は本発明の割込み
要求線の電位変化を示すグラフである。 １〜４……周辺デバイス、５……CPU、８〜
１１……抵抗、１３……Ａ／Ｄ変換器、１４……
増幅器。
第２図は従来の割込み要求線の電位変化を示すグ
ラフ、第３図は本発明の一実施例における割込み
要求回路のブロツク図、第４図は本発明の割込み
要求線の電位変化を示すグラフである。 １〜４……周辺デバイス、５……CPU、８〜
１１……抵抗、１３……Ａ／Ｄ変換器、１４……
増幅器。
Claims (1)
- 【特許請求の範囲】 １ 一端が基準電圧に、他端がＡ／Ｄ変換器の入
力部に接続された基準抵抗と、前記入力部を一端
とし、第１番目から第ｊ番目（ｊ：自然数）のイ
ンピーダンス素子が直列接続された直列インピー
ダンス素子群と、これら第１から第ｊ番目のイン
ピーダンス素子の一端から各々分岐接続された割
り込み要求線とを有することを特徴とする割り込
み要求回路。 ２ インピーダンス素子として抵抗又はダイオー
ドを用いる事を特徴とする特許請求の範囲第１項
に記載の割込み要求回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175347A JPS6068450A (ja) | 1983-09-22 | 1983-09-22 | 割込み要求回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175347A JPS6068450A (ja) | 1983-09-22 | 1983-09-22 | 割込み要求回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068450A JPS6068450A (ja) | 1985-04-19 |
| JPH0113574B2 true JPH0113574B2 (ja) | 1989-03-07 |
Family
ID=15994474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175347A Granted JPS6068450A (ja) | 1983-09-22 | 1983-09-22 | 割込み要求回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684021A (ja) * | 1992-08-28 | 1994-03-25 | Precision:Kk | Ｉｃメモリカードリーダ／ライタ装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498950A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ibaraki Ltd | 信号伝達システム |
| JPH0498949A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ibaraki Ltd | 信号伝達システム |
| JP2008234266A (ja) * | 2007-03-20 | 2008-10-02 | Nec Corp | 障害処理方式、電子機器、および障害処理方法 |
| US10289579B2 (en) * | 2015-12-10 | 2019-05-14 | Qualcomm Incorporated | Digital aggregation of interrupts from peripheral devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638627A (en) * | 1979-09-05 | 1981-04-13 | Canon Inc | Interrupting system |
-
1983
- 1983-09-22 JP JP58175347A patent/JPS6068450A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684021A (ja) * | 1992-08-28 | 1994-03-25 | Precision:Kk | Ｉｃメモリカードリーダ／ライタ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6068450A (ja) | 1985-04-19 |
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