JPS6068722A - 電子装置 - Google Patents
電子装置Info
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- JPS6068722A JPS6068722A JP58162831A JP16283183A JPS6068722A JP S6068722 A JPS6068722 A JP S6068722A JP 58162831 A JP58162831 A JP 58162831A JP 16283183 A JP16283183 A JP 16283183A JP S6068722 A JPS6068722 A JP S6068722A
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- Japan
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- logic
- output
- circuit
- semiconductor device
- buffer
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、任意の論理機能を実現するために、必要に
応じて内部の論理回路を自由に組換えることができる半
導体装置を用いた電子装置に関するものである。
応じて内部の論理回路を自由に組換えることができる半
導体装置を用いた電子装置に関するものである。
近年半導体技術は著しい進歩をとげ、大規模集積回路Ｌ
ＳＩが多用されるようになったが、必要に応じて自由に
設計される、いわゆるランダム・ロジックのようにＬＳ
Ｉ化に不適当な回路は依然として小規模な標準論理装置
、即ち８８１．Ｍａｌを多数組合せて実現しておシ、実
装密度を向上させるための障害となっていた。
ＳＩが多用されるようになったが、必要に応じて自由に
設計される、いわゆるランダム・ロジックのようにＬＳ
Ｉ化に不適当な回路は依然として小規模な標準論理装置
、即ち８８１．Ｍａｌを多数組合せて実現しておシ、実
装密度を向上させるための障害となっていた。
従来、このＬＳＩと８８１．ＭＳＩとのギャップを埋め
るものとして、ＦＲＯＭ（プログラマブル・リードｅオ
ンリ争メモリ）及びＰＬＡ（プログラマブル・ロジック
・アレイ）等のフユーズ型論理素子が用いられていた。
るものとして、ＦＲＯＭ（プログラマブル・リードｅオ
ンリ争メモリ）及びＰＬＡ（プログラマブル・ロジック
・アレイ）等のフユーズ型論理素子が用いられていた。
第１図及び第２図についてＰＬＡの原理を説明する。第
１図において、１ａ。
１図において、１ａ。
１ｂはバッフ７．２けＡＮＤゲート、３ａ、３ｂけダイ
オード、４ａけフユーズ、４ｂは溶断されているフユー
ズである。上記ダイオード６ａと溶断されていないフユ
ーズ４ａで結ばれているバッファ１ａの出力と上記ＡＮ
Ｄゲート２の入力とけ互いに接続関係が成立している。
オード、４ａけフユーズ、４ｂは溶断されているフユー
ズである。上記ダイオード６ａと溶断されていないフユ
ーズ４ａで結ばれているバッファ１ａの出力と上記ＡＮ
Ｄゲート２の入力とけ互いに接続関係が成立している。
一方、ダイオード３ｂと溶断されているフユーズ４ｂで
結ばれているバッファ１ｂの出力とＡＮＤゲート２０入
力とけ互いに接続関係が成立していない。
結ばれているバッファ１ｂの出力とＡＮＤゲート２０入
力とけ互いに接続関係が成立していない。
第２図において、２ａ、２ｂはＡＮＤゲート、５けＣＩ
Ｉ也グート、６ａ、６ｂはトランジスタ、７ａ ＆ｉ
ミツユーズ７ｂは溶断されているフユーズである。Ｖｃ
ｃは電源電圧である。上記トランジスタ６ａと溶断さｔ
ｌ−てぃないフユーズ７ａで結ばれているＡ Ｎ Ｉ）
ゲート２ａの出力とＯＲゲート５の入力とは互いに接続
関係が成立している。これに対し、トランジスタ６ｂと
溶断きれているフユーズ７ｂで結ばれているＡＮＤゲー
ト２ｂの出力とＯＲゲート５０入力とは互いに接続関係
が成立していない。
Ｉ也グート、６ａ、６ｂはトランジスタ、７ａ ＆ｉ
ミツユーズ７ｂは溶断されているフユーズである。Ｖｃ
ｃは電源電圧である。上記トランジスタ６ａと溶断さｔ
ｌ−てぃないフユーズ７ａで結ばれているＡ Ｎ Ｉ）
ゲート２ａの出力とＯＲゲート５の入力とは互いに接続
関係が成立している。これに対し、トランジスタ６ｂと
溶断きれているフユーズ７ｂで結ばれているＡＮＤゲー
ト２ｂの出力とＯＲゲート５０入力とは互いに接続関係
が成立していない。
前記１）Ｌ Ａは、予め半導体装置内部に多数のＡＮＤ
ゲートやＯＩ’ｔゲート等の論理素子を配列しておき、
これらの入出力信号を第１図または第２図で示したよう
なフユーズ論理で互いに接続したものである。製造直後
のＰＬＡはすべての接続点のフユーズは溶断されていな
い状態にある。ＰＬＡの使用者は、！持別な外部インタ
ーフェースを通じて内部のフユーズのうち特定のものだ
けを溶断し、求メル論理機能を実現する【こオＬをカス
タマイズ作業という）。異なる論理を実現するには、異
なるフユーズを溶断する。
ゲートやＯＩ’ｔゲート等の論理素子を配列しておき、
これらの入出力信号を第１図または第２図で示したよう
なフユーズ論理で互いに接続したものである。製造直後
のＰＬＡはすべての接続点のフユーズは溶断されていな
い状態にある。ＰＬＡの使用者は、！持別な外部インタ
ーフェースを通じて内部のフユーズのうち特定のものだ
けを溶断し、求メル論理機能を実現する【こオＬをカス
タマイズ作業という）。異なる論理を実現するには、異
なるフユーズを溶断する。
上記【７た工うに、従来のフユーズ型論理装置はＡＮＤ
ゲーグーＯＲゲート等の論理素子間の接続関係を、フユ
ーズの有無によって規定しているため、フユーズ型論理
素子を用いて希望する論理回路を実現するには、先ずカ
スタマイズ作業が必要となる。このためには論理装置内
部のフユーズを溶断する専用の書込装置が必要であり、
フユーズ型論理装置の使用者はこの書込装置を購入する
か、フユーズ型論理装置の製造者にカスタマイズを依頼
するか、することになり、いずれにしても費用及び時間
が余分にかかるという欠点があり、また一旦カスタマイ
ズしてしまえば、論理の変更が不可能であるという欠点
があった。
ゲーグーＯＲゲート等の論理素子間の接続関係を、フユ
ーズの有無によって規定しているため、フユーズ型論理
素子を用いて希望する論理回路を実現するには、先ずカ
スタマイズ作業が必要となる。このためには論理装置内
部のフユーズを溶断する専用の書込装置が必要であり、
フユーズ型論理装置の使用者はこの書込装置を購入する
か、フユーズ型論理装置の製造者にカスタマイズを依頼
するか、することになり、いずれにしても費用及び時間
が余分にかかるという欠点があり、また一旦カスタマイ
ズしてしまえば、論理の変更が不可能であるという欠点
があった。
この発明は、上記した従来のものの欠点を除去するため
になされたもので、内部の論理素子間の接続関係をフユ
ーズの有無によって規定する代シに、内蔵された記憶素
子の記憶内容によって規定することができる半導体装置
を用−１この半導体装置の記憶素子に接続情報をｈ込む
手段を備えた電子装置を提供する゛ものである。
になされたもので、内部の論理素子間の接続関係をフユ
ーズの有無によって規定する代シに、内蔵された記憶素
子の記憶内容によって規定することができる半導体装置
を用−１この半導体装置の記憶素子に接続情報をｈ込む
手段を備えた電子装置を提供する゛ものである。
以下、この発明の一実施例を第６図乃至ｍ ７ ［＋に
ついて説明する。図において、第１図または第２図と同
一符号は同一または相当部分を示す。第３図（４）にお
いて、８．ａ、８ｂけＯＲゲート、９ａ。
ついて説明する。図において、第１図または第２図と同
一符号は同一または相当部分を示す。第３図（４）にお
いて、８．ａ、８ｂけＯＲゲート、９ａ。
９ｂは接続関係を記憶するフリップ書フロップである。
但し、この７リツプ・フロップ９ａの出力は論理“ａ″
でおシ、このときバッファ１ａの出力とＡＮＤゲーグー
ａの入力とは接続関係が成立している。このような場合
、ＯＲゲート８ａと７リツプ・フロップ９ａから構成さ
れている接続点は第３図（川の交点１０ａのように、バ
ッファ１ａの出力線とＡＮＤゲーグーａの入力線を交差
させ、丸印を付して表わすことにする。
でおシ、このときバッファ１ａの出力とＡＮＤゲーグー
ａの入力とは接続関係が成立している。このような場合
、ＯＲゲート８ａと７リツプ・フロップ９ａから構成さ
れている接続点は第３図（川の交点１０ａのように、バ
ッファ１ａの出力線とＡＮＤゲーグーａの入力線を交差
させ、丸印を付して表わすことにする。
一方、フリップ−７０ツブ９ｂの出力は論理“１”であ
シ、このときバッファ１ｂの出力とＡＮＤゲート２ａの
入力とは接続関係が成立していない。このような場合、
ＯＲゲート８ｂと７リツプ・フロップ９ｂから構成され
る接続点は第３図（＋３）の交点１０ｂのように無印で
表わすことにする。
シ、このときバッファ１ｂの出力とＡＮＤゲート２ａの
入力とは接続関係が成立していない。このような場合、
ＯＲゲート８ｂと７リツプ・フロップ９ｂから構成され
る接続点は第３図（＋３）の交点１０ｂのように無印で
表わすことにする。
同様［して、第４図（Ａ）において、１２ａ、１２ｂは
Ａ Ｎ ｌ）ゲート、１３ａ 、１３ｂは接続関係を記
憶するクリップ・フロップである。但し、フリップ−７
０ツブ１３ａの出力は論理“１″であシ、このときＡＮ
Ｄゲーグーａの出力とＯＲゲート１１３０入力とは接続
関係が成立している。このような場合、ＡＮＤゲート１
２ａとフリップ・フロップ１３ａｌＣ，Ｃり構成されて
いる接続点は、第４図ＣＢ）の交点１４ａのように四角
印を付けて表わすことにする。。
Ａ Ｎ ｌ）ゲート、１３ａ 、１３ｂは接続関係を記
憶するクリップ・フロップである。但し、フリップ−７
０ツブ１３ａの出力は論理“１″であシ、このときＡＮ
Ｄゲーグーａの出力とＯＲゲート１１３０入力とは接続
関係が成立している。このような場合、ＡＮＤゲート１
２ａとフリップ・フロップ１３ａｌＣ，Ｃり構成されて
いる接続点は、第４図ＣＢ）の交点１４ａのように四角
印を付けて表わすことにする。。
これに対し、フリップ・フロップ１３ｂの出力は論理“
Ｕ”であシ、このときＡＮＤゲート２ｂの出力とＯＲゲ
ート１１ａの入力は接続関係が成立していない。このよ
うな場合、ＡＮＤゲート１２ｂと７リツプ・７０ツブ１
３ｂに工す構成される接続点は第４図（１３）の交点１
４ｂのように無印で表わすことにする。
Ｕ”であシ、このときＡＮＤゲート２ｂの出力とＯＲゲ
ート１１ａの入力は接続関係が成立していない。このよ
うな場合、ＡＮＤゲート１２ｂと７リツプ・７０ツブ１
３ｂに工す構成される接続点は第４図（１３）の交点１
４ｂのように無印で表わすことにする。
次に、第３図及び第４図の回路を用いて、任意の論理回
路を実現することができる半導体装置の一例を第５図に
示す。第５図では、各交点の接続関係を記憶するスリッ
プ・フロップだけを抜出し、単一のシフト・レジスタ１
５にまとめである。このシフ）−レジスタ１５の各ビッ
トの出方は、番号の対応する交点へ接続されており、そ
れぞれ第６図（５）または第４図（４）に示した回路を
構成している。
路を実現することができる半導体装置の一例を第５図に
示す。第５図では、各交点の接続関係を記憶するスリッ
プ・フロップだけを抜出し、単一のシフト・レジスタ１
５にまとめである。このシフ）−レジスタ１５の各ビッ
トの出方は、番号の対応する交点へ接続されており、そ
れぞれ第６図（５）または第４図（４）に示した回路を
構成している。
このシフト・レジスタ１５に対し、シフト入力端子１６
とシフト・クロック端子１７を用いて第５図に示すよう
なビット・パターンを入力すると、符号１０ａ〜１０ｈ
で示す各交点では、論理“Ｏ″を出力しているビットに
対応する交点だけ接続関係を生じ、符号１４ａ〜１４ｈ
で示す各交点では、論理゛１″を出力しているビットに
対応する交点だけ接続関係を生ずる。従って、第５図の
ビット・パターンの場合には、第６図の論理回路と等価
になる。上記シフト・レジスタ１５に入力するビット・
パターンを変えることによシ、他の論理回路を実現する
ことができる。半導体装置に内蔵している論理素子の種
類及び数を多くすることにニジ、更に複雑な論理回路を
実現することができる。
とシフト・クロック端子１７を用いて第５図に示すよう
なビット・パターンを入力すると、符号１０ａ〜１０ｈ
で示す各交点では、論理“Ｏ″を出力しているビットに
対応する交点だけ接続関係を生じ、符号１４ａ〜１４ｈ
で示す各交点では、論理゛１″を出力しているビットに
対応する交点だけ接続関係を生ずる。従って、第５図の
ビット・パターンの場合には、第６図の論理回路と等価
になる。上記シフト・レジスタ１５に入力するビット・
パターンを変えることによシ、他の論理回路を実現する
ことができる。半導体装置に内蔵している論理素子の種
類及び数を多くすることにニジ、更に複雑な論理回路を
実現することができる。
次に上記第５図で説明した半導体装置を用いた電子装置
について説明する。符号１９は上記した、内部論理を外
部から組換えることができる半導体装置、２０はこの半
導体装置に書込むべき内部接続情報を記憶しているＲＯ
Ｍ（ＩＪ−ドーオンリ・メモリ）、２１はこのＲｏＭ２
０に記憶されている内部接続情報から半導体装置１９に
実際に朋込むシフト入カテータ及びシフト・クロックを
生成する書込回路、２２は、これら全体を制御するマイ
クロ書プロセッサである。半導体装置１９はこの電子装
置の他の論理回路２６の一部として使用されておシ、そ
のため論理入力１１〜Ｉｎ、論理出力０１％Ｏｎで他の
論理回路と接続されている。
について説明する。符号１９は上記した、内部論理を外
部から組換えることができる半導体装置、２０はこの半
導体装置に書込むべき内部接続情報を記憶しているＲＯ
Ｍ（ＩＪ−ドーオンリ・メモリ）、２１はこのＲｏＭ２
０に記憶されている内部接続情報から半導体装置１９に
実際に朋込むシフト入カテータ及びシフト・クロックを
生成する書込回路、２２は、これら全体を制御するマイ
クロ書プロセッサである。半導体装置１９はこの電子装
置の他の論理回路２６の一部として使用されておシ、そ
のため論理入力１１〜Ｉｎ、論理出力０１％Ｏｎで他の
論理回路と接続されている。
次に、この電子装置の動作について説明する。
先ず、この電子装置に電源が投入される等して初期動作
が始まったとき、マイクロ・プロセッサ２２は他の論理
回路２３が動作を始める前にＲＯＭ２０から接続情報を
読出いそれを書込回路２１へ送る。この書込回路２１は
、送られた接続情報に、例えば並列−直列変換等の適当
な処理を施すと共にシフト・クロックを発生させて、半
導体装置１９に接続情報を書込む。書込み動作終了後、
マイクロ・プロセッサ２２け他の論理回路２６の動作を
開始させ、半導体装置１９もその一部としての動作を開
始する。このようにして、雪１子装置全体も本来の目的
に沿った動作を開始する。
が始まったとき、マイクロ・プロセッサ２２は他の論理
回路２３が動作を始める前にＲＯＭ２０から接続情報を
読出いそれを書込回路２１へ送る。この書込回路２１は
、送られた接続情報に、例えば並列−直列変換等の適当
な処理を施すと共にシフト・クロックを発生させて、半
導体装置１９に接続情報を書込む。書込み動作終了後、
マイクロ・プロセッサ２２け他の論理回路２６の動作を
開始させ、半導体装置１９もその一部としての動作を開
始する。このようにして、雪１子装置全体も本来の目的
に沿った動作を開始する。
尚、上記実施例では、単一の半導体装置１９を用いたが
、必要に応じて多数の半導体装置を用いることができる
。また、マイクロ・プロセッサ２２げ半導体装置１９に
内部接続情報を畳込むための専用に設ける必要はなく、
例えばこの電子装置全体の本来の目的の動作を制御する
ために設けられたマイクロ・プロセッサを初期動作のと
きだけ半導体装置１９の内部接続情報書込み用に用いる
こともできる。また、ＲＯＭ２０も同様にして、内部接
続情報記憶専用である必要はなく、他のマイクロ・プロ
グラム等を同時に記憶させることができる。
、必要に応じて多数の半導体装置を用いることができる
。また、マイクロ・プロセッサ２２げ半導体装置１９に
内部接続情報を畳込むための専用に設ける必要はなく、
例えばこの電子装置全体の本来の目的の動作を制御する
ために設けられたマイクロ・プロセッサを初期動作のと
きだけ半導体装置１９の内部接続情報書込み用に用いる
こともできる。また、ＲＯＭ２０も同様にして、内部接
続情報記憶専用である必要はなく、他のマイクロ・プロ
グラム等を同時に記憶させることができる。
また、上記半導体装置１９の内部接続情報記憶用として
ＲＯＭ２０の代りに、磁気ディスク等の外部記憶装置を
用いてもよく、この場合（では初期動作のときに外部記
憶装置から接続情報全読出し、これを半導体装置１９に
書込めばよい。
ＲＯＭ２０の代りに、磁気ディスク等の外部記憶装置を
用いてもよく、この場合（では初期動作のときに外部記
憶装置から接続情報全読出し、これを半導体装置１９に
書込めばよい。
上記したように、この発明はＡＮＤゲートまたけＯＲゲ
ート等の複数の論理素子及びこれらの論理素子間の接続
関係を規定するスリップ・フロップまたはシフト ・レ
ジスタ等の記憶素子を備えた半導体装置と、該半導体装
置の接続情報を記憶したＲＯＭ等の記憶装置と、この記
憶装置から接続情報を読出し、上記半導体装置に内蔵さ
れた上記の記憶素子に接続情報を書込む１込回路及びマ
イクロ・プロセッサ等の処理装置とを備えたものであり
、半導体装置内部の論理素子間の接続関係を従来の工う
なフユーズの有無の代９に１内蔵された記憶素子に記憶
されている接続情報により規定しており、しかもその接
続情報は、この半導体装置が使用されている電子装置の
初期動作めとき、記憶装置から自動的に半導体装置へ書
込まれるので、従来の工うにフユーズを溶断するカスタ
マイズ作業は不要となる。
ート等の複数の論理素子及びこれらの論理素子間の接続
関係を規定するスリップ・フロップまたはシフト ・レ
ジスタ等の記憶素子を備えた半導体装置と、該半導体装
置の接続情報を記憶したＲＯＭ等の記憶装置と、この記
憶装置から接続情報を読出し、上記半導体装置に内蔵さ
れた上記の記憶素子に接続情報を書込む１込回路及びマ
イクロ・プロセッサ等の処理装置とを備えたものであり
、半導体装置内部の論理素子間の接続関係を従来の工う
なフユーズの有無の代９に１内蔵された記憶素子に記憶
されている接続情報により規定しており、しかもその接
続情報は、この半導体装置が使用されている電子装置の
初期動作めとき、記憶装置から自動的に半導体装置へ書
込まれるので、従来の工うにフユーズを溶断するカスタ
マイズ作業は不要となる。
既に他の目的でマイクロ会プロセッサやＲＯＭを内蔵し
ている電子装置においては、新たに付加する電子回路も
わずかですみ、接続情報の記録もマイクロ・プログラム
の記録と同時に行うことが可能なので、工程の増加にも
つながらず、安価で短期間に、要求される電子装置を実
現することができる。
ている電子装置においては、新たに付加する電子回路も
わずかですみ、接続情報の記録もマイクロ・プログラム
の記録と同時に行うことが可能なので、工程の増加にも
つながらず、安価で短期間に、要求される電子装置を実
現することができる。
捷た、万−論理に変更が生じた場合にも、接続情報を変
更するだけで対処することができる。
更するだけで対処することができる。
第１図及び第２図は従来の７ユーズ型論理素子のブロッ
ク結線図、第６図乃至第７図はこの発明の一実施例を示
すものであり、第６図乃至第５図は半導体装置のブロッ
ク結線図、第６図は第５図の等価回路図、第７図は電子
装置のブ【コック結線図である。 ２ ．２ａ 、２ｂ 、２ｃ 、２ｄ ：ＡＮＤゲート
、１１ ．１１ａ、１１ｂ：ＯＲゲート、１３ａ 。 １６ｂ；７リツプΦフロツプ、１５：シフト・レジスタ
、１９：半導体装置、２ｏ ： ａｏＭ、２１：書込回
路、２２：マイクｃｆｆΦプロセッサ。 なお各図中同一符号は同一または相当部分を示すものと
する。 代理人 大 岩 増 雄 第 ３図 １４図 （Ａ） （Ｂ） 蛤 ５［！Ｊ 手続補正書（自発） 昭和 ５９年 ”ＪＪ２２１１ 、発明の名称 電 子 装 置 ３、補正をする省 事ｒ１−どの関係 ↑ニヤ許出願人 住 所 東京都千代田区丸の内二丁１」２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 明細書の「発明の詳細な説明」及び １図面の簡単な説明Ｊの各欄。 ６、補正の内容 （１）明細書第４頁第１６行の１−〔以明の概要〕」を
１〔発明の概要〕」と補正ずろ。 ＋２１ＦｖｊｍｉＦＦ８頁第６ ｈ（Ｄ ｌ ％７号１
９Ｌｉ： Ｊ ’ｅ ｒ ｍ ７図において符号１９は
」と補正する。 （３）明細書第１２頁第３行のＩ’１３ａ、 １３ｂｊ
を［９ａ。 ９ ｂ、 １３ａ、 ］、３ｂＪと補正する。 以 上
ク結線図、第６図乃至第７図はこの発明の一実施例を示
すものであり、第６図乃至第５図は半導体装置のブロッ
ク結線図、第６図は第５図の等価回路図、第７図は電子
装置のブ【コック結線図である。 ２ ．２ａ 、２ｂ 、２ｃ 、２ｄ ：ＡＮＤゲート
、１１ ．１１ａ、１１ｂ：ＯＲゲート、１３ａ 。 １６ｂ；７リツプΦフロツプ、１５：シフト・レジスタ
、１９：半導体装置、２ｏ ： ａｏＭ、２１：書込回
路、２２：マイクｃｆｆΦプロセッサ。 なお各図中同一符号は同一または相当部分を示すものと
する。 代理人 大 岩 増 雄 第 ３図 １４図 （Ａ） （Ｂ） 蛤 ５［！Ｊ 手続補正書（自発） 昭和 ５９年 ”ＪＪ２２１１ 、発明の名称 電 子 装 置 ３、補正をする省 事ｒ１−どの関係 ↑ニヤ許出願人 住 所 東京都千代田区丸の内二丁１」２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 明細書の「発明の詳細な説明」及び １図面の簡単な説明Ｊの各欄。 ６、補正の内容 （１）明細書第４頁第１６行の１−〔以明の概要〕」を
１〔発明の概要〕」と補正ずろ。 ＋２１ＦｖｊｍｉＦＦ８頁第６ ｈ（Ｄ ｌ ％７号１
９Ｌｉ： Ｊ ’ｅ ｒ ｍ ７図において符号１９は
」と補正する。 （３）明細書第１２頁第３行のＩ’１３ａ、 １３ｂｊ
を［９ａ。 ９ ｂ、 １３ａ、 ］、３ｂＪと補正する。 以 上
Claims (1)
- 複数の論理素子及びそれらの論理素子間の接続関係を規
定する記憶素子を備えた半導体装置と、該半導体装置の
接続情報を記憶した記憶装置と、この記憶装置から接続
情報を読出し、上記半導体装置に内蔵された上記の記憶
素子に接続情報を書込む処理装置とを備えたことを特徴
とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162831A JPS6068722A (ja) | 1983-09-05 | 1983-09-05 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162831A JPS6068722A (ja) | 1983-09-05 | 1983-09-05 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068722A true JPS6068722A (ja) | 1985-04-19 |
Family
ID=15762067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58162831A Pending JPS6068722A (ja) | 1983-09-05 | 1983-09-05 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068722A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280120A (ja) * | 1985-06-04 | 1986-12-10 | ジリンクス・インコ−ポレイテツド | コンフイグラブルロジツクアレイ |
| JPS6478023A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Programmable logic device |
-
1983
- 1983-09-05 JP JP58162831A patent/JPS6068722A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280120A (ja) * | 1985-06-04 | 1986-12-10 | ジリンクス・インコ−ポレイテツド | コンフイグラブルロジツクアレイ |
| JPS6478023A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Programmable logic device |
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