JPS6069896A - ダイナミック型の半導体記憶装置 - Google Patents
ダイナミック型の半導体記憶装置Info
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- JPS6069896A JPS6069896A JP58176584A JP17658483A JPS6069896A JP S6069896 A JPS6069896 A JP S6069896A JP 58176584 A JP58176584 A JP 58176584A JP 17658483 A JP17658483 A JP 17658483A JP S6069896 A JPS6069896 A JP S6069896A
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- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダイナミック型の半導体記憶装置に係シ、特に
消費電力の低減に関する。
消費電力の低減に関する。
従来、ダイナミック型のランダムアクセスメモリ、所謂
ダイナミックＲＡＭでは動作時にジャンクションがフォ
ワードにガることを防ぎ、かつノヤンクシゴン容量を小
さくして動作速度を高速化するために基板電位発生回路
を設けて基板を負極性の電位とするｒ−ツにしたものが
ある。
ダイナミックＲＡＭでは動作時にジャンクションがフォ
ワードにガることを防ぎ、かつノヤンクシゴン容量を小
さくして動作速度を高速化するために基板電位発生回路
を設けて基板を負極性の電位とするｒ−ツにしたものが
ある。
第１図はこのような基板電位発生回路の一例を示すブロ
ック図で、たとえばリングオシレーターで構成しだ自励
発振器１の出力ｆ１を増幅器２へ力えて波形整形する。
ック図で、たとえばリングオシレーターで構成しだ自励
発振器１の出力ｆ１を増幅器２へ力えて波形整形する。
そして増幅器２の出力をチャージ＋ｌ？ンノ部３へ与え
て基板電位Ｖｂｂヲ得るようにしてい／こ。このチャー
ジポンプ部３は増幅器２の出力をコンデンサ３Ａを介し
て第１．第２のダイオード３Ｂ 、３Ｃのカソードおよ
びアノードへ与え、第１のダイオード３Ｂから基板電位
Ｖｂｂを得、第２のダイオード３Ｃのカソードを基ｆ！
：電位に接続するようにしている。
て基板電位Ｖｂｂヲ得るようにしてい／こ。このチャー
ジポンプ部３は増幅器２の出力をコンデンサ３Ａを介し
て第１．第２のダイオード３Ｂ 、３Ｃのカソードおよ
びアノードへ与え、第１のダイオード３Ｂから基板電位
Ｖｂｂを得、第２のダイオード３Ｃのカソードを基ｆ！
：電位に接続するようにしている。
しかしながらこのようなものでは、基板電位発生回路の
負荷特性は、たとえば第２図に示すようになる。すなわ
ち第２図において、縦軸は基板電位発生回路が汲み出し
得るポンプ電流で、■ｍａｘはその最大電流である。ま
たＶｂｂは基板電位、ｖｂｂＤＣはその最大電圧である
。そしてこのような負荷特性の基板電位発生回路を用い
て基板にリークを生じると、それによって基板電位Ｖｂ
ｂが低下するために充分な余裕をみてＩンゾ電流Ｉｐｕ
ｍｐの最大値ＩｍａＸを設定しておく必要がある。とこ
ろでポンプ電流工 の最大値を大 ｕｍｐ きくするためには、自励発振器１の発振周波数ｆを高く
し、また増幅器２の出力信号ΔＶを大きくシ、また、チ
ャージポンプ部３のカップリング容量Ｃｐを大きくすれ
ばよい。しかしながらこのようにすると、基板電位発生
回路のディメンションが大きくなシブリチャージ時の消
費電流Ｉ。ｃ２が大きくなる。すなわち、ダイナミック
ＲＡＭの状態がアクティブであるか、シリチャージであ
るかに係わらずポンプ電流Ｉｐｕｍｐを多く流そうとす
ると、゛グリチャージ時の消費電流■ｃｃ２も増大する
欠点がある。
負荷特性は、たとえば第２図に示すようになる。すなわ
ち第２図において、縦軸は基板電位発生回路が汲み出し
得るポンプ電流で、■ｍａｘはその最大電流である。ま
たＶｂｂは基板電位、ｖｂｂＤＣはその最大電圧である
。そしてこのような負荷特性の基板電位発生回路を用い
て基板にリークを生じると、それによって基板電位Ｖｂ
ｂが低下するために充分な余裕をみてＩンゾ電流Ｉｐｕ
ｍｐの最大値ＩｍａＸを設定しておく必要がある。とこ
ろでポンプ電流工 の最大値を大 ｕｍｐ きくするためには、自励発振器１の発振周波数ｆを高く
し、また増幅器２の出力信号ΔＶを大きくシ、また、チ
ャージポンプ部３のカップリング容量Ｃｐを大きくすれ
ばよい。しかしながらこのようにすると、基板電位発生
回路のディメンションが大きくなシブリチャージ時の消
費電流Ｉ。ｃ２が大きくなる。すなわち、ダイナミック
ＲＡＭの状態がアクティブであるか、シリチャージであ
るかに係わらずポンプ電流Ｉｐｕｍｐを多く流そうとす
ると、゛グリチャージ時の消費電流■ｃｃ２も増大する
欠点がある。
本発明は上記の事情に鑑みてなされたもので、プリチャ
ージ時の消費電流を大幅に減少することができるダイナ
ミック型の半導体記憶装置を提供することを目的とする
ものである。
ージ時の消費電流を大幅に減少することができるダイナ
ミック型の半導体記憶装置を提供することを目的とする
ものである。
すなわち本発明は、ダイナミックＲＡＭの動作を制御す
る信号に基づいて、基板電位発生回路の動作を制御する
ことを特徴とするものである。
る信号に基づいて、基板電位発生回路の動作を制御する
ことを特徴とするものである。
以下本発明の一実施例を第３図に示すブロック図、第４
図に示す負荷特性図を参照して詳細に説明する。第３図
において図中１１は自励発振器でその発振周波数ｆ２は
、たとえば第１図に示す自励発振器と同じでよい。そし
て１２は自励発振器１１の出力を増幅し、波形整形する
第１の増幅器である。そして第１の増幅器１２の出力Δ
Ｖ１を第１のチャージポンプ部１３へ４／ｌて基板電位
Ｖｂｂを７得るようにしている。この第１のチャージポ
ンプ部１３は、第１の増幅器１２の出力をコンデンサＪ
ＪＡを介してダイオード１３Ｂ 、 Ｉ ＪＣのカソー
ドおよびアノードへ与え、ダイオード１３Ｂのアノード
から基板電位Ｖｂｂを得、ダイオード１３Ｃのカソード
を基準電位に接続するようにしている。そして１４は第
２の増幅器で、当該ダイナミックＲＡＭの動作を制御す
る信号を増幅し、波形整形して第２のチャージポンプ部
１５へ与える。この第２のチャージポンプ部１５は、第
２の増幅器１４の出力Δ■２をコンデンサ１５Ａを介し
てダイオード１５Ｂ、１５Ｃのカソードおよびアノード
へ与え、ダイオード１５Ｂのアノードを第１のチャージ
４７１部１３の出力に並列に接続し、ダイオード１５Ｃ
のカソードを基準電位に接続している。
図に示す負荷特性図を参照して詳細に説明する。第３図
において図中１１は自励発振器でその発振周波数ｆ２は
、たとえば第１図に示す自励発振器と同じでよい。そし
て１２は自励発振器１１の出力を増幅し、波形整形する
第１の増幅器である。そして第１の増幅器１２の出力Δ
Ｖ１を第１のチャージポンプ部１３へ４／ｌて基板電位
Ｖｂｂを７得るようにしている。この第１のチャージポ
ンプ部１３は、第１の増幅器１２の出力をコンデンサＪ
ＪＡを介してダイオード１３Ｂ 、 Ｉ ＪＣのカソー
ドおよびアノードへ与え、ダイオード１３Ｂのアノード
から基板電位Ｖｂｂを得、ダイオード１３Ｃのカソード
を基準電位に接続するようにしている。そして１４は第
２の増幅器で、当該ダイナミックＲＡＭの動作を制御す
る信号を増幅し、波形整形して第２のチャージポンプ部
１５へ与える。この第２のチャージポンプ部１５は、第
２の増幅器１４の出力Δ■２をコンデンサ１５Ａを介し
てダイオード１５Ｂ、１５Ｃのカソードおよびアノード
へ与え、ダイオード１５Ｂのアノードを第１のチャージ
４７１部１３の出力に並列に接続し、ダイオード１５Ｃ
のカソードを基準電位に接続している。
なおここで第１のチャージポンプ部１３のカップリング
コンデンサ１３には第１図に示すチャージポンプ部３の
カップリングコンデンサ３Ａよシも小さな容量のものを
用いる。したがって、第３図における第１の増幅器１２
は第１図における増幅器２よりも小さなディメンジョン
のものでよい。
コンデンサ１３には第１図に示すチャージポンプ部３の
カップリングコンデンサ３Ａよシも小さな容量のものを
用いる。したがって、第３図における第１の増幅器１２
は第１図における増幅器２よりも小さなディメンジョン
のものでよい。
壕だ第２のチャージポンプ部１５のカップリングコンデ
ンサ１５には、第１のチャージポンプ部１３のカップリ
ングコンデンサ１３Ａの容量との和が、略第１図に示す
チャージポンプ部３０カップリングコンデンサ３Ａの容
量に等しくなるようにすればよい。したがって第２の増
幅器１４のディメンジョンは第１図に示す増幅器２に比
して少しだけ小さくすればよい。
ンサ１５には、第１のチャージポンプ部１３のカップリ
ングコンデンサ１３Ａの容量との和が、略第１図に示す
チャージポンプ部３０カップリングコンデンサ３Ａの容
量に等しくなるようにすればよい。したがって第２の増
幅器１４のディメンジョンは第１図に示す増幅器２に比
して少しだけ小さくすればよい。
第４図は上記実施例の負荷特性を示す図である。すなわ
ち、ダイナミックＲＡＭにおいて、基板電位Ｖｂｂ−＼
のリークの主原因となる基板電流はアクティブ動作を始
めるときからアクティブ動作が終了するまでの期間に多
量に流れ込む。
ち、ダイナミックＲＡＭにおいて、基板電位Ｖｂｂ−＼
のリークの主原因となる基板電流はアクティブ動作を始
めるときからアクティブ動作が終了するまでの期間に多
量に流れ込む。
これに対してノリチャージ期間はプリチャージ動作の開
始直後を除いて基板電流はほとんど流れない。したがっ
て、基板電位発生回路のポンプ電流Ｉ はプリチャージ
時はわずかでよく、ｕｍｐ アクティブ時の大きな流れ込み電流に対応した能力があ
ればよい。したがって、第４図において第１の増幅器１
２の出力で駆動される第１のチャージ、ポンプ部１３は
図示４Ｎで示すように小さなポンプ電流Ｉ １を有する
ようにする。
始直後を除いて基板電流はほとんど流れない。したがっ
て、基板電位発生回路のポンプ電流Ｉ はプリチャージ
時はわずかでよく、ｕｍｐ アクティブ時の大きな流れ込み電流に対応した能力があ
ればよい。したがって、第４図において第１の増幅器１
２の出力で駆動される第１のチャージ、ポンプ部１３は
図示４Ｎで示すように小さなポンプ電流Ｉ １を有する
ようにする。
ｕｍｐ
また第２の増幅器１４の出力で駆動される第２のチャー
ジポンプ部１５は図示＋２で示すように大きなポンプ電
流Ｉ ２を有するようにすｕｍｐ る。そして第２の増幅器１４へはダイナミックＲＡＭの
動作を制御する信号を与えてアクティブ動作の期間だけ
駆動するようにしている。一方、第一の増幅器１２は自
励発振器１１の出力によシ常時、動作させて第４図に示
すポンプ電流ＩｐＬ１ｍｐ １を流すようにしている。
ジポンプ部１５は図示＋２で示すように大きなポンプ電
流Ｉ ２を有するようにすｕｍｐ る。そして第２の増幅器１４へはダイナミックＲＡＭの
動作を制御する信号を与えてアクティブ動作の期間だけ
駆動するようにしている。一方、第一の増幅器１２は自
励発振器１１の出力によシ常時、動作させて第４図に示
すポンプ電流ＩｐＬ１ｍｐ １を流すようにしている。
したがってアクティブ時には第１．第２のチャー・ゾポ
ンプ部１３ 、 ’１５のポンプ電流の加算値Ｉａｄｄ
が基板電位Ｖｂｂから第１．第２のチャージポンプ部１
３゜１５へ流れるようにしている。
ンプ部１３ 、 ’１５のポンプ電流の加算値Ｉａｄｄ
が基板電位Ｖｂｂから第１．第２のチャージポンプ部１
３゜１５へ流れるようにしている。
すなわちダイナミックＲＡＭのアクティブ時には第１．
第２の増幅器１２．１４は並列に太きな電流容量Ｉａｄ
ａで基板電位へのリーク電流を吸い込む。またプリチャ
ージ時には第１の増幅器１２のみを動作させることによ
多消費電流を大幅に減少させるようにしている。したが
って、全体の消費電流を著しく少なくすることができる
。
第２の増幅器１２．１４は並列に太きな電流容量Ｉａｄ
ａで基板電位へのリーク電流を吸い込む。またプリチャ
ージ時には第１の増幅器１２のみを動作させることによ
多消費電流を大幅に減少させるようにしている。したが
って、全体の消費電流を著しく少なくすることができる
。
第５図は上記実施例の第２の増幅器１４、第２のチャー
ジポンプ部１５の具体例を示す回路図である。すなわち
図中■。ｃ、Ｖ８１１はそれぞれ電源および接地である
。なお第２の増幅器１４の構成は、一般的なダイナミッ
クＲＡＭに用いるクロックジェネレータと同様の構成と
している。
ジポンプ部１５の具体例を示す回路図である。すなわち
図中■。ｃ、Ｖ８１１はそれぞれ電源および接地である
。なお第２の増幅器１４の構成は、一般的なダイナミッ
クＲＡＭに用いるクロックジェネレータと同様の構成と
している。
すなわち、トランジスタ１４ａ〜１４に、コンデンサ１
４１からなる増幅器１４は、外部からダイナミックＲＡ
Ｍを制御するために与えるロウアドレスセレク）（Ｍ号
ＲＡＳに同期し、かつこのＲＡＳに遅れて変化する信号
φ。、φ０にょシ動作する。なお信号φ、は増幅器１４
への入力信号、φＤはリセット信号である。そしてプリ
チャージ時には信号φ９は°゛Ｌ”レベル、信号φ。は
”Ｈ”レベルとし、増幅器１４の出力ノード１４ｍを電
源電圧ｖｃ０にプリチャージする。この状態では増幅器
１４にはほとんど電流は流れ々い。すなわちＲＡＳがＩ
Ｉ ＨＩＴレベルでプリチャージの状態では基板電位発
生回路の消費電流を大幅に低減することができる。
４１からなる増幅器１４は、外部からダイナミックＲＡ
Ｍを制御するために与えるロウアドレスセレク）（Ｍ号
ＲＡＳに同期し、かつこのＲＡＳに遅れて変化する信号
φ。、φ０にょシ動作する。なお信号φ、は増幅器１４
への入力信号、φＤはリセット信号である。そしてプリ
チャージ時には信号φ９は°゛Ｌ”レベル、信号φ。は
”Ｈ”レベルとし、増幅器１４の出力ノード１４ｍを電
源電圧ｖｃ０にプリチャージする。この状態では増幅器
１４にはほとんど電流は流れ々い。すなわちＲＡＳがＩ
Ｉ ＨＩＴレベルでプリチャージの状態では基板電位発
生回路の消費電流を大幅に低減することができる。
一方、＊ｈｓ カ″Ｈ″レベルから” Ｌ″レベル変化
してアクティブ状態になると、信号φいは” Ｌ”レベ
ルカラ“Ｈ″レベル変化シ、信号φｏはＨ”レベルから
″Ｌ″レベルへ変化する。
してアクティブ状態になると、信号φいは” Ｌ”レベ
ルカラ“Ｈ″レベル変化シ、信号φｏはＨ”レベルから
″Ｌ″レベルへ変化する。
したがって、増幅器１４の出力ノード１４ａはＨ″から
′Ｌ＃へ変化し、チャージ−ンノ部１５が動作する。そ
してこの第２のチャージポンプ部１５のポンプ電流Ｉ
２が第１のチャージｕｍｐ ポンプ部１３のポンプ電流工 １に加わシリｕｍｐ −り電流が増大しても基板電位Ｖｂｂを所定電圧に保持
することができる。すなわちアクティブ時には、チャー
ジポンプ部１５のカップリングコンデンサ１５にの出力
側のノード１５ａは、増幅器１４の出力を与えられて第
２のチャージポンプ部１５が動作し、基板電位Ｖｂｂを
低下させることなく所定電位に保持させる。
′Ｌ＃へ変化し、チャージ−ンノ部１５が動作する。そ
してこの第２のチャージポンプ部１５のポンプ電流Ｉ
２が第１のチャージｕｍｐ ポンプ部１３のポンプ電流工 １に加わシリｕｍｐ −り電流が増大しても基板電位Ｖｂｂを所定電圧に保持
することができる。すなわちアクティブ時には、チャー
ジポンプ部１５のカップリングコンデンサ１５にの出力
側のノード１５ａは、増幅器１４の出力を与えられて第
２のチャージポンプ部１５が動作し、基板電位Ｖｂｂを
低下させることなく所定電位に保持させる。
なおチャージポンプ部１５のトランジスタ１５ｂは第３
図におけるダイオード１５Ｂに相当し、まだトランジス
タ１５ｃ、１５ｄ、１５ｅは第３図におけるダイオード
１５Ｃに相当する。
図におけるダイオード１５Ｂに相当し、まだトランジス
タ１５ｃ、１５ｄ、１５ｅは第３図におけるダイオード
１５Ｃに相当する。
そして第６図は第５図に示す回路の動作を説明する波形
図でＲＡＳ （第６図（ａ））に遅れて変化し、かつ逆
相および同相の信号φ□、φＤ（第６図（ｂ） （ｃ）
）を得る。そしてこの信号φえ、φｎＫよシ増幅器１
４を制御し、出力ノード１４ の変化をカップリングコ
ンデンサ１５ｋを介してチャージポンプ部１５へ与える
。そしてアクティブ時タケ、第２のチャージポンプ部１
５が動作して基板電位Ｖｂｂへ流れ込むリーク電流が増
大しても充分に吸い出すことができる。
図でＲＡＳ （第６図（ａ））に遅れて変化し、かつ逆
相および同相の信号φ□、φＤ（第６図（ｂ） （ｃ）
）を得る。そしてこの信号φえ、φｎＫよシ増幅器１
４を制御し、出力ノード１４ の変化をカップリングコ
ンデンサ１５ｋを介してチャージポンプ部１５へ与える
。そしてアクティブ時タケ、第２のチャージポンプ部１
５が動作して基板電位Ｖｂｂへ流れ込むリーク電流が増
大しても充分に吸い出すことができる。
なお、第５図に示す回路はＲＡＳが変化するときだけ動
作して電流を消費し、それ以外の期間は電流は流れない
。したがって、画が°゛Ｈ”レベルの期間が長い程、消
費電流を大幅に低減することができる。また芥がＩｔ
Ｈ″レベル期間の消費電流も、たとえば第１図に示すよ
うな従来のものに比して少なくできる。
作して電流を消費し、それ以外の期間は電流は流れない
。したがって、画が°゛Ｈ”レベルの期間が長い程、消
費電流を大幅に低減することができる。また芥がＩｔ
Ｈ″レベル期間の消費電流も、たとえば第１図に示すよ
うな従来のものに比して少なくできる。
また第５図に示すような回路構成では、第６図に示す波
形図のようにＲＡＳが°“Ｌ″レベル変化した後、１回
だけチャージポンプ部１５が動作するが、この動作でア
クティブ時に増加する基板電位Ｖｂｂへのリーク電流を
充分に汲み出すことができる。
形図のようにＲＡＳが°“Ｌ″レベル変化した後、１回
だけチャージポンプ部１５が動作するが、この動作でア
クティブ時に増加する基板電位Ｖｂｂへのリーク電流を
充分に汲み出すことができる。
なお、ＲＡＳが″Ｌ＃レベルに変化した後、チャージ２
７１部１５を１回だけ動作させるものだけでなく、複数
回、動作させるようにしてもよい。すなわちこの場合、
ＲＡＳに同期し、かつ所望回数だけ変化する入力信号φ
Ａ１リセット信号φ０を得る必要がある。第７図乃至第
９図はこのような信号を得る回路を示す図で、ＲＡＳの
変化後、チャージ−ンゾ部を２回ずつ動作させるために
入力信号φＡおよびリセット信号φ。を生成する回路を
示すものである。
７１部１５を１回だけ動作させるものだけでなく、複数
回、動作させるようにしてもよい。すなわちこの場合、
ＲＡＳに同期し、かつ所望回数だけ変化する入力信号φ
Ａ１リセット信号φ０を得る必要がある。第７図乃至第
９図はこのような信号を得る回路を示す図で、ＲＡＳの
変化後、チャージ−ンゾ部を２回ずつ動作させるために
入力信号φＡおよびリセット信号φ。を生成する回路を
示すものである。
すなわち、第１Ｏ図に示す波形図のように、ＲＡＳ （
第１０図（ａ））が“Ｌ″レベル変化し、アクティブ状
態になると、順次に立上る内部クロック信号φｉｒＢ〜
φ１ｎ４（第１Ｑ図（ｂ））を得る。
第１０図（ａ））が“Ｌ″レベル変化し、アクティブ状
態になると、順次に立上る内部クロック信号φｉｒＢ〜
φ１ｎ４（第１Ｑ図（ｂ））を得る。
そしてこの内部クロック信号φｉｎ１〜φｉｎ４とＲＡ
Ｓと同相のクロック信号φＰ（第１０図（Ｃ））を第７
図、第８図に示す回路へ与えてクロック信号φ１（第１
０図（ｅ））、φ３（第１０図（ｆ））を得る。そして
上記クロック信号φ！、φ３およびＲＡＳの逆相のクロ
ック信号φｒ０を第９図に示す回路へ与えてＲＡＳの立
下り後、２回ずつ変化する入力信号φＡ（第１０図（ｇ
））、！Ｊセット信号φＤ（第１０図（ｈ））を得る。
Ｓと同相のクロック信号φＰ（第１０図（Ｃ））を第７
図、第８図に示す回路へ与えてクロック信号φ１（第１
０図（ｅ））、φ３（第１０図（ｆ））を得る。そして
上記クロック信号φ！、φ３およびＲＡＳの逆相のクロ
ック信号φｒ０を第９図に示す回路へ与えてＲＡＳの立
下り後、２回ずつ変化する入力信号φＡ（第１０図（ｇ
））、！Ｊセット信号φＤ（第１０図（ｈ））を得る。
すなわち、第７図に示す回路はトランジスタ１６ａ〜１
６ｄからなシ、内部クロックφｉｎ＋ ｒφｉｎ２およ
びクロック信号φ２によりクロック信号φ１を生成する
。同様に第８図に示す回路は、トランジスタ１７ａ〜１
７ｄからなシ、内部クロックφｉｎ３１ φｉｎ４およ
びクロック信号φ２によシクロツク信号φ３を生成する
。
６ｄからなシ、内部クロックφｉｎ＋ ｒφｉｎ２およ
びクロック信号φ２によりクロック信号φ１を生成する
。同様に第８図に示す回路は、トランジスタ１７ａ〜１
７ｄからなシ、内部クロックφｉｎ３１ φｉｎ４およ
びクロック信号φ２によシクロツク信号φ３を生成する
。
そして第９図に示す回路はトランジスタ１８ａ〜１Ｂ＋
からなシクロツク信号φ１．φ２．φＰ。
からなシクロツク信号φ１．φ２．φＰ。
φ、８からクロック信号φＡ、φ０を生成する。す々わ
ちトランジスタ１８ａ〜１８ｆはクロック信号φ１．φ
２を入力とするＯＲ回路で、この出力φ□はクロック信
号φｌ、φ３がＨ”レベルのときにＨ＃となる。そして
、トランジスタ１８ｇ〜１８ｉで上記出力φ□の反転信
号φ。を得るようにしている。
ちトランジスタ１８ａ〜１８ｆはクロック信号φ１．φ
２を入力とするＯＲ回路で、この出力φ□はクロック信
号φｌ、φ３がＨ”レベルのときにＨ＃となる。そして
、トランジスタ１８ｇ〜１８ｉで上記出力φ□の反転信
号φ。を得るようにしている。
このようＫすればＲＡＳ （第１０図（ａ））がパＬ＃
になりてから２回ずつ変化するクロック信号φＡ（第１
０図０））およびその反転信号φＤ（第１０図Ｇ））が
得られる。そしてこのクロック信号φ□、φ０を第５図
に示す増幅器１４の対応する入力へ与えれば、チャージ
ポンプ部１５のノード１４ ｍ 、 １５ ａは第１０
図（ｉ）（ｊ）に示すように変化し、ＲＡＳが°′Ｌ”
レベルになる毎に２回ずつ基板電位Ｖｂｂヘリーク電流
を汲み出す。なおこのようにすればＲＡＳが′Ｌ”レベ
ルになる毎に２回ずつチャージポンプ部１５が動作する
ので基板電位Ｖｂｂへのリーク電流の増加にも対応でき
る。なお、上記実施例でチャージポンプ部を動作させる
タイミングは、ダイナミックＲＡＭ内のクロック信号に
よって決定しているので任扁に設定することができる。
になりてから２回ずつ変化するクロック信号φＡ（第１
０図０））およびその反転信号φＤ（第１０図Ｇ））が
得られる。そしてこのクロック信号φ□、φ０を第５図
に示す増幅器１４の対応する入力へ与えれば、チャージ
ポンプ部１５のノード１４ ｍ 、 １５ ａは第１０
図（ｉ）（ｊ）に示すように変化し、ＲＡＳが°′Ｌ”
レベルになる毎に２回ずつ基板電位Ｖｂｂヘリーク電流
を汲み出す。なおこのようにすればＲＡＳが′Ｌ”レベ
ルになる毎に２回ずつチャージポンプ部１５が動作する
ので基板電位Ｖｂｂへのリーク電流の増加にも対応でき
る。なお、上記実施例でチャージポンプ部を動作させる
タイミングは、ダイナミックＲＡＭ内のクロック信号に
よって決定しているので任扁に設定することができる。
しかしてこのようにすれば基板電位Ｖｂｂレベルに影響
を与えるリーク電流はアクティブ時に多くプリチャージ
時には少ないことに着目し、アクティブ時だけ基板電位
発生回路の出力を増加させ、それによって全体の消費電
流を大幅に減少することができる。一方、半導体集積回
路の高集積化とともに高速化、低消費電力化が進められ
、スタティック型メモリではＣ−ＭＯＳ化によって対応
している。これに対してダイナミック型メモリにおいて
も、消費電力の低減を図ることが望まれていた。しかし
て従来のダイナミックＲＡＭで消費電力の低減を図るこ
とは極めて困難であったが、上記実施例によれば大幅に
消費電力を低減することができる。たとえば従来のダイ
ナミックＲＡＭでプリチャージ時の消費電流は、基板電
位発生回路以外の部分で約０ 、６ ｍＡ 。
を与えるリーク電流はアクティブ時に多くプリチャージ
時には少ないことに着目し、アクティブ時だけ基板電位
発生回路の出力を増加させ、それによって全体の消費電
流を大幅に減少することができる。一方、半導体集積回
路の高集積化とともに高速化、低消費電力化が進められ
、スタティック型メモリではＣ−ＭＯＳ化によって対応
している。これに対してダイナミック型メモリにおいて
も、消費電力の低減を図ることが望まれていた。しかし
て従来のダイナミックＲＡＭで消費電力の低減を図るこ
とは極めて困難であったが、上記実施例によれば大幅に
消費電力を低減することができる。たとえば従来のダイ
ナミックＲＡＭでプリチャージ時の消費電流は、基板電
位発生回路以外の部分で約０ 、６ ｍＡ 。
自励発振器部分で約０．４ｍＡ、増幅器部分で約１．６
ｍＡ程度で合計約２．６ｍＡであった。これに対して上
記実施例では増幅器部分の消費電流は約０．２ｍＡ程度
にでき合計約１．２ｍＡの電流を消費するにすぎない。
ｍＡ程度で合計約２．６ｍＡであった。これに対して上
記実施例では増幅器部分の消費電流は約０．２ｍＡ程度
にでき合計約１．２ｍＡの電流を消費するにすぎない。
したがって、上記実施例に加えて、さらにプリチャージ
時の基板電位発生回路および自励発振器部分の消費電流
の低減化が進めば全消費電流を１ ｍＡ以下とすること
も可能である。そして全消費電流を１ ｍＡ以下とすれ
ばダイナミックＲＡＭの内容を、たとえばバッテリーに
よシバツクアップすることも可能になシ、この結果ダイ
ナミックＲＡＭの市場を大幅に拡大でき、たとえばバッ
テリーパックアップ−を一行なう用途にも使用すること
ができる。
時の基板電位発生回路および自励発振器部分の消費電流
の低減化が進めば全消費電流を１ ｍＡ以下とすること
も可能である。そして全消費電流を１ ｍＡ以下とすれ
ばダイナミックＲＡＭの内容を、たとえばバッテリーに
よシバツクアップすることも可能になシ、この結果ダイ
ナミックＲＡＭの市場を大幅に拡大でき、たとえばバッ
テリーパックアップ−を一行なう用途にも使用すること
ができる。
なお本発明は上記実施例に限定されるものではなく、た
とえば基板電位Ｖｂｂへのリーク電流がビット線の充電
及び放電の時のみ増大する場合は、画の切換時に第２の
チャージポンプ部１５を１回ずつ動作させるようにして
もよい。
とえば基板電位Ｖｂｂへのリーク電流がビット線の充電
及び放電の時のみ増大する場合は、画の切換時に第２の
チャージポンプ部１５を１回ずつ動作させるようにして
もよい。
この場合、たとえば第１１図に示すブロック図のように
ＲＡＳを単発パルス発生回路１９へ与えｉの切換を検出
するＲＡＳ−ＤＴに応動してクロック信号φ、を得＼さ
らにこの信号φ□をダイナミックなインバータ２０によ
シ反転してクロック信号φ。を得るようにすればよい。
ＲＡＳを単発パルス発生回路１９へ与えｉの切換を検出
するＲＡＳ−ＤＴに応動してクロック信号φ、を得＼さ
らにこの信号φ□をダイナミックなインバータ２０によ
シ反転してクロック信号φ。を得るようにすればよい。
そして上記クロック信号φ、、φ０を、たとえば第５図
に示すような増幅器１４へ入力信号およびリセット信号
として与える。このようにすれば、たとえば第１２図に
示す波形図のようにＲＡＳ （第１２図（ａ））が立下
シ、有効になると、その切換りの検出信号ＲＡＳ−ＤＴ
に応動して１発のノソルス信号が出力されそれによって
、クロック信号φＡ（第１２図（ｂ））・φＤ（第１２
図（Ｃ））を生成することができる。したがって第５図
に示すチャージポンプ部１５のノード１４ｍ（第１２図
（ｄ） ） 、 １５ ａ（第１２図（ｅ））はＲＡＳ
の切換シ毎に立下シ、それによって基板電位Ｖｂｂへの
リーク電流を汲み出すことができる。このようなもので
は、特に、基板電位Ｖｂｂへのリーク電流がビット線の
充電および放電時にのみ増大する場合に有効である。
に示すような増幅器１４へ入力信号およびリセット信号
として与える。このようにすれば、たとえば第１２図に
示す波形図のようにＲＡＳ （第１２図（ａ））が立下
シ、有効になると、その切換りの検出信号ＲＡＳ−ＤＴ
に応動して１発のノソルス信号が出力されそれによって
、クロック信号φＡ（第１２図（ｂ））・φＤ（第１２
図（Ｃ））を生成することができる。したがって第５図
に示すチャージポンプ部１５のノード１４ｍ（第１２図
（ｄ） ） 、 １５ ａ（第１２図（ｅ））はＲＡＳ
の切換シ毎に立下シ、それによって基板電位Ｖｂｂへの
リーク電流を汲み出すことができる。このようなもので
は、特に、基板電位Ｖｂｂへのリーク電流がビット線の
充電および放電時にのみ増大する場合に有効である。
また本発明は、ＲＡＳがＬ”レベルになシ有効になった
後、ビット線の充電が終了して“Ｈ＃レベルになるまで
の間に複数発のノ七ルスを第２の増幅器１４へ与えて第
２のチャージポンプ部１５を駆動するようにしてもよい
。この場合、たとえば第１３図に示すブロック図のよう
にＲＡＳを複数パルス発生回路２１およびタイマ２２へ
与え、このタイマ２２の設定時間毎に複数発、たとえば
４発のパルスを発生してクロック信号φ、を得、さらに
この信号φ□をダイナミックなインバータ２３へ与えて
反転し、クロック信号φ０を得るようにすればよい。そ
してこのクロック信号φ□、φ０を、たとえば第５図に
示すような増幅器１４へ与えればよい。このよ、うにす
れば第１４図に示す波形図のように、ＲＡＳ （第１４
図（ａ））が立下り有効になると、クロック信号φ□、
φＤ（第１４図（ｂ）（Ｃ））が４発ずつ出力される。
後、ビット線の充電が終了して“Ｈ＃レベルになるまで
の間に複数発のノ七ルスを第２の増幅器１４へ与えて第
２のチャージポンプ部１５を駆動するようにしてもよい
。この場合、たとえば第１３図に示すブロック図のよう
にＲＡＳを複数パルス発生回路２１およびタイマ２２へ
与え、このタイマ２２の設定時間毎に複数発、たとえば
４発のパルスを発生してクロック信号φ、を得、さらに
この信号φ□をダイナミックなインバータ２３へ与えて
反転し、クロック信号φ０を得るようにすればよい。そ
してこのクロック信号φ□、φ０を、たとえば第５図に
示すような増幅器１４へ与えればよい。このよ、うにす
れば第１４図に示す波形図のように、ＲＡＳ （第１４
図（ａ））が立下り有効になると、クロック信号φ□、
φＤ（第１４図（ｂ）（Ｃ））が４発ずつ出力される。
そしてこの信号φ□、φ０を第２の増幅器１４へ与えて
第２のチャージポンプ部１５を駆動することによシ、チ
ャージポンプ部１５０ノード１４ｍ（第１４図（ｄ）
） 、 １５ ｇ （第１４図（ｅ））は扉の立下り毎
に４回ずつ変化し、それによって基′＠を位Ｖｂｂへの
リーク電流を汲み出すととができる。このようにすれば
、特に基板電位Ｖｂｂへのリーク電流がメモリのアクテ
ィブ時に、突然に流れる場合に有効である。また第１３
図に示すような構成は、ダイナミックＲＡＭ内にタイマ
を有うるメモリの場合は、このタイマを用いることによ
り容易に実現することができる。
第２のチャージポンプ部１５を駆動することによシ、チ
ャージポンプ部１５０ノード１４ｍ（第１４図（ｄ）
） 、 １５ ｇ （第１４図（ｅ））は扉の立下り毎
に４回ずつ変化し、それによって基′＠を位Ｖｂｂへの
リーク電流を汲み出すととができる。このようにすれば
、特に基板電位Ｖｂｂへのリーク電流がメモリのアクテ
ィブ時に、突然に流れる場合に有効である。また第１３
図に示すような構成は、ダイナミックＲＡＭ内にタイマ
を有うるメモリの場合は、このタイマを用いることによ
り容易に実現することができる。
以上のように本発明によれは、蛎にプリテヤーソ状態に
おりる基板電位発生回路の消費電流を大幅に減少するこ
とができ、それによって全体の消費電力を低減し、信頼
性を向上することができるダイナミック型の半導体記憶
装置を提供することができる。
おりる基板電位発生回路の消費電流を大幅に減少するこ
とができ、それによって全体の消費電力を低減し、信頼
性を向上することができるダイナミック型の半導体記憶
装置を提供することができる。
第１図は従来の基板電位発生回路の一例を示すブロック
図、第２図は第１図に示す基板電位発生回路の負荷特性
を示す図、第３図は本発明の一実施例を示すブロック図
、第４図は第３図に示す基板電位発生回路の負荷特性を
示す図、第５図は上記実施例の第２の増幅器および第２
のチャージボング部を示す回路図、第６図は第５図に示
す回路の動作を説明する波形図、第７図、第８図、第９
図は第５図に示す回路へ与える本発明の他の実施例のク
ロック信号φ１．φ３およびφ□、φ０を生成する回路
図、第１０図（ａ）〜（ｊ）は第７図乃至第９図に示す
回路で得られたクロック信号を第５図に示す回路へ与え
た動作を示す波形図、第１１図は本発明の他の実施例の
クロック信号φ人、φ０を得る回路のブロック図、第１
２図（、）〜（、）は第１１図に示す回路で得たクロッ
ク信号φえ、φゎによる動作を説明する波形図、第１３
図は本発明のさらに他の実施例のクロック信号φえ、φ
。を得る回路のブロック図、第１４図（、）〜（、）は
第１３図に示す回路で得たクロック信号φい、φ０によ
る動作を説明する波形図である。 １１・・・自励発振器、１２・・・第１の増幅器、１３
・・・第１のチャーソポンプ部、１４・・・第２の増幅
器、１５・・・第２のチャージ号？ンプ部。
図、第２図は第１図に示す基板電位発生回路の負荷特性
を示す図、第３図は本発明の一実施例を示すブロック図
、第４図は第３図に示す基板電位発生回路の負荷特性を
示す図、第５図は上記実施例の第２の増幅器および第２
のチャージボング部を示す回路図、第６図は第５図に示
す回路の動作を説明する波形図、第７図、第８図、第９
図は第５図に示す回路へ与える本発明の他の実施例のク
ロック信号φ１．φ３およびφ□、φ０を生成する回路
図、第１０図（ａ）〜（ｊ）は第７図乃至第９図に示す
回路で得られたクロック信号を第５図に示す回路へ与え
た動作を示す波形図、第１１図は本発明の他の実施例の
クロック信号φ人、φ０を得る回路のブロック図、第１
２図（、）〜（、）は第１１図に示す回路で得たクロッ
ク信号φえ、φゎによる動作を説明する波形図、第１３
図は本発明のさらに他の実施例のクロック信号φえ、φ
。を得る回路のブロック図、第１４図（、）〜（、）は
第１３図に示す回路で得たクロック信号φい、φ０によ
る動作を説明する波形図である。 １１・・・自励発振器、１２・・・第１の増幅器、１３
・・・第１のチャーソポンプ部、１４・・・第２の増幅
器、１５・・・第２のチャージ号？ンプ部。
Claims (1)
- 【特許請求の範囲】 （１）半導体基板へ基板電位を与える基板電位発生回路
を内蔵したダイナミック型の半導体メモリにおいて、上
記メモリの動作を制御するために外部から与えられる外
部信号により上記基板電６ン発生回路の動作を制御する
ことを特徴とするダイナミック型の半導体記憶装置。 （２、特許請求の範囲第１項記載のものにおいて、基板
電位発生回路は自励発振器の出力を第１の増幅器を介し
て与えられる第１のチャージＩンプ部と、メモリの動作
を制御するために外部から与えられる外部信号を第２の
増幅器を介して与えられる第２のチャージヂンプ部とを
具備することを特徴とするダイナミック型の半導体記憶
装置。 （３）特許請求の範囲第１項記載のものにおいて、外部
信号はロウアドレスセレク） 信号（ＲＡＳ）を用いる
ととを特徴とするダイナミック型の半導体記憶装置。 （４）特許請求の範囲第２項記載のものにおいて、第２
の増幅器へ外部信号の切換り時に複数発のノ４ルス信号
を与えて制御することを特徴とするダイナミック型の半
導体記憶装置。 （５） 特許請求の範囲第２項記載のものにおいて、第
２の増幅器へロウアドレスセレクト信号が立下シ有効に
なった後立上るまでの間に複数発のパルス信号を与えて
制御することを特徴とするダイナミック型の半導体記憶
装置。 （６）特許請求の範囲第１項乃至第４項記載のものにお
いて、第２の増幅器を外部入力信号の切換シ時に変化す
る信号で制御することを特徴とするダイナミック型の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176584A JPS6069896A (ja) | 1983-09-24 | 1983-09-24 | ダイナミック型の半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176584A JPS6069896A (ja) | 1983-09-24 | 1983-09-24 | ダイナミック型の半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6069896A true JPS6069896A (ja) | 1985-04-20 |
Family
ID=16016115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58176584A Pending JPS6069896A (ja) | 1983-09-24 | 1983-09-24 | ダイナミック型の半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069896A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107857A (ja) * | 1983-11-14 | 1985-06-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路チツプにおける電圧発生回路 |
| JPS62283491A (ja) * | 1986-06-02 | 1987-12-09 | Matsushita Electronics Corp | 基板バイアス電圧発生器 |
| JPS63138594A (ja) * | 1986-11-28 | 1988-06-10 | Nec Corp | ダイナミツクメモリ |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JP2002343082A (ja) * | 2001-05-04 | 2002-11-29 | Samsung Electronics Co Ltd | 半導体メモリ装置のネガティブ電圧発生器 |
-
1983
- 1983-09-24 JP JP58176584A patent/JPS6069896A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107857A (ja) * | 1983-11-14 | 1985-06-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路チツプにおける電圧発生回路 |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS62283491A (ja) * | 1986-06-02 | 1987-12-09 | Matsushita Electronics Corp | 基板バイアス電圧発生器 |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS63138594A (ja) * | 1986-11-28 | 1988-06-10 | Nec Corp | ダイナミツクメモリ |
| JP2002343082A (ja) * | 2001-05-04 | 2002-11-29 | Samsung Electronics Co Ltd | 半導体メモリ装置のネガティブ電圧発生器 |
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