JPS6069897A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS6069897A JPS6069897A JP58164112A JP16411283A JPS6069897A JP S6069897 A JPS6069897 A JP S6069897A JP 58164112 A JP58164112 A JP 58164112A JP 16411283 A JP16411283 A JP 16411283A JP S6069897 A JPS6069897 A JP S6069897A
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電気的書替えを可能とした不揮発性半導体メ
モリ装置の改良に関する。
モリ装置の改良に関する。
最近、浮遊ゲートと制御ゲートを備えて電気的に記憶内
容の書替えを可能とした不揮発性半導体メモＩＪ （Ｂ
２ＦＲＯＭ）が、従来の紫外線消去型の不揮発性半導体
メモリに代って普及してきた。このメモリの電気的書替
えは、薄い酸化膜を通してトンネル効果により浮遊ゲー
トに電子を注入したり、逆に浮遊ゲートの電子を放出し
たりすることにより行われる。トンネル電流を利用した
書替えには、読出し時とは異なる高電圧を必要とするが
、はとんど電力を消費しない。
容の書替えを可能とした不揮発性半導体メモＩＪ （Ｂ
２ＦＲＯＭ）が、従来の紫外線消去型の不揮発性半導体
メモリに代って普及してきた。このメモリの電気的書替
えは、薄い酸化膜を通してトンネル効果により浮遊ゲー
トに電子を注入したり、逆に浮遊ゲートの電子を放出し
たりすることにより行われる。トンネル電流を利用した
書替えには、読出し時とは異なる高電圧を必要とするが
、はとんど電力を消費しない。
このためチップ内部に昇圧回路を設けて、読出し時とは
異なる高電圧を内部的に生成して書込み、消去を行う。
異なる高電圧を内部的に生成して書込み、消去を行う。
このことは、外部的には例えば５ｖの単一電源を与えれ
ばよいため、使用者にとっては非常に扱い易い。
ばよいため、使用者にとっては非常に扱い易い。
このようなＥ２ＰＲ・ＯＭのメモリセルの一例を第１図
（ａｔ 〜（ｄ）に示す。（ａ）は平面図で、（ｂ）
、 （Ｃ） 、 （ｄｌはそれぞれ（ａｌのＡ −Ａ／
、 Ｂ −Ｂ’ 、 Ｃ−Ｃ’断面図である。１はｐ
型Ｓｉ 基板であって、これにｎ＋のドレイン２、ソー
ス３が設けられ、チャネル領域、ヒには薄いゲート酸化
ＵＸ４を介して浮遊ゲート５が設けられ、更に浮遊ゲー
ト５上にゲート酸化膜６を介して制御ゲート７が重ねら
れている。８は書替え領域であって、ドレイン２を延在
させたｎ十 層上に極薄酸化膜９を介して浮遊ゲート５
を延在させて構成している。
（ａｔ 〜（ｄ）に示す。（ａ）は平面図で、（ｂ）
、 （Ｃ） 、 （ｄｌはそれぞれ（ａｌのＡ −Ａ／
、 Ｂ −Ｂ’ 、 Ｃ−Ｃ’断面図である。１はｐ
型Ｓｉ 基板であって、これにｎ＋のドレイン２、ソー
ス３が設けられ、チャネル領域、ヒには薄いゲート酸化
ＵＸ４を介して浮遊ゲート５が設けられ、更に浮遊ゲー
ト５上にゲート酸化膜６を介して制御ゲート７が重ねら
れている。８は書替え領域であって、ドレイン２を延在
させたｎ十 層上に極薄酸化膜９を介して浮遊ゲート５
を延在させて構成している。
このメモリセルの動作原理は次のとおりである。まず書
込みは、ドレイン２１ソース３を零電位に保ち、制御ゲ
ート７に高電圧を印加して容量結合により浮遊ゲート５
の電位を上昇させ、書替え領域８において極薄酸化膜９
を介してｎ＋ドレイン２からの電子を浮遊ゲート５に注
入する。消去は、制御ゲート７を零電位に保ち、ドレイ
ン２に高電圧を印加して書込みの場合と逆に浮遊ゲート
５の電子を放出する。浮遊ゲート５に電子が注入されて
いる状態では、制御ゲート７に読出し電圧として例えば
５ｖを印加してもメモリセルはしきい値が高くなってい
るためオンしない。浮遊ゲート５に電子が蓄積されてい
ない状態では、°制御ゲート７に読出し電圧を印加する
とメモリセルはオンとなる。これによリメモリセルは
Ｉ １１ 、１６ ＠ を記憶することになる。
込みは、ドレイン２１ソース３を零電位に保ち、制御ゲ
ート７に高電圧を印加して容量結合により浮遊ゲート５
の電位を上昇させ、書替え領域８において極薄酸化膜９
を介してｎ＋ドレイン２からの電子を浮遊ゲート５に注
入する。消去は、制御ゲート７を零電位に保ち、ドレイ
ン２に高電圧を印加して書込みの場合と逆に浮遊ゲート
５の電子を放出する。浮遊ゲート５に電子が注入されて
いる状態では、制御ゲート７に読出し電圧として例えば
５ｖを印加してもメモリセルはしきい値が高くなってい
るためオンしない。浮遊ゲート５に電子が蓄積されてい
ない状態では、°制御ゲート７に読出し電圧を印加する
とメモリセルはオンとなる。これによリメモリセルは
Ｉ １１ 、１６ ＠ を記憶することになる。
このようなメモリセルは行、列方向にマトリクス配列さ
れ、例えば制御ゲートは行方向に共通接続し、ドレイン
、ソースは列方向に共通接続してメモリセルアレイを構
成する。
れ、例えば制御ゲートは行方向に共通接続し、ドレイン
、ソースは列方向に共通接続してメモリセルアレイを構
成する。
デツプ内部で電源電圧を昇圧して書込み、消晶
去のための大電圧を得るためには、例えば第２図のよう
な昇圧回路を用いる。この回路は、電マ ′ 源Ｖ。０から負荷ＭＯ８ＦＥＴ−ＱＲを介してキャパシ
タＣ１に蓄積した電荷を、第３図に示すようなりロック
φ１ 、φ２を印加することによって、ＭｏｓｐｇＴ−
Ｑ、 、を介して次のキャパシタＣ１へ転送し、このキ
ャパシタＣ１の電荷をＭＯＳＦＥＴ−Ｑ２を介して次の
キャパシタＣ３に転送する、という動作を順次経返すこ
とにより、出力端に高電圧を得るものである。
な昇圧回路を用いる。この回路は、電マ ′ 源Ｖ。０から負荷ＭＯ８ＦＥＴ−ＱＲを介してキャパシ
タＣ１に蓄積した電荷を、第３図に示すようなりロック
φ１ 、φ２を印加することによって、ＭｏｓｐｇＴ−
Ｑ、 、を介して次のキャパシタＣ１へ転送し、このキ
ャパシタＣ１の電荷をＭＯＳＦＥＴ−Ｑ２を介して次の
キャパシタＣ３に転送する、という動作を順次経返すこ
とにより、出力端に高電圧を得るものである。
ところでこのような昇圧回路をアドレスデコーダと組合
せてメモリセルアレイの選択された行に高電圧を印加し
て書替えを行う場合、次のような問題がある。アドレス
デコーダの出力がＨレベルとなって選択された行の制御
ゲートに昇圧した高電圧を供給すること自体には何の支
障もない。ところが、非選択の残りの行については、ア
ドレスデコーダ出力がＬレベル、即ちその出力段はオン
状態であるから、昇圧回路からの電流流出が生じる。第
２図の昇圧回路はキャパシタに蓄えた電荷を利用するも
のであるからその電流供給能力は極めて小さい。従って
非選択の行について上述のような電流流出があると、選
択された行に対して十分な高電圧を印加することができ
なくなる。
せてメモリセルアレイの選択された行に高電圧を印加し
て書替えを行う場合、次のような問題がある。アドレス
デコーダの出力がＨレベルとなって選択された行の制御
ゲートに昇圧した高電圧を供給すること自体には何の支
障もない。ところが、非選択の残りの行については、ア
ドレスデコーダ出力がＬレベル、即ちその出力段はオン
状態であるから、昇圧回路からの電流流出が生じる。第
２図の昇圧回路はキャパシタに蓄えた電荷を利用するも
のであるからその電流供給能力は極めて小さい。従って
非選択の行について上述のような電流流出があると、選
択された行に対して十分な高電圧を印加することができ
なくなる。
本発明は上記の点に鑑みなされたもので、昇圧回路から
の電流流出をなくして十分な昇圧電圧をメモリセルアレ
イに供給できるようにして信頼性の向上を図った不揮発
性半導体メモリ装置を提供することを目的とする。
の電流流出をなくして十分な昇圧電圧をメモリセルアレ
イに供給できるようにして信頼性の向上を図った不揮発
性半導体メモリ装置を提供することを目的とする。
本発明は、アドレスデコーダとメモリセルアレイの間に
昇圧電圧切替え回路を設け、昇圧回路での昇圧電圧をメ
モリセルアレイの選択された行にのみ供給すると共に、
非選択の性基こつし１ては昇圧電圧をしゃ断してアドレ
スデコーダ゛の出力段へのＮ、 Ｒ流出を防止するよう
にしたことを特徴とする。
昇圧電圧切替え回路を設け、昇圧回路での昇圧電圧をメ
モリセルアレイの選択された行にのみ供給すると共に、
非選択の性基こつし１ては昇圧電圧をしゃ断してアドレ
スデコーダ゛の出力段へのＮ、 Ｒ流出を防止するよう
にしたことを特徴とする。
本発明によれば、電流供給能力の小さし）内部昇圧回路
からの無用な電流流出をなくして、信頼性の高い書替え
動作を可能とした不揮発性半導体メモリ装置を実現する
ことができる。
からの無用な電流流出をなくして、信頼性の高い書替え
動作を可能とした不揮発性半導体メモリ装置を実現する
ことができる。
本発明の一実施例のメモリ構成を第４図に示す。メモリ
セルアレ４＋１．アドレス／−ｆ−ンファｆ２、アドレ
スデコーダ１３ 、Ｉ ／ Ｏ／（ソファおよびセンス
アンプを含む入出力回路１４、書き替えのための高電圧
を発生し得る昇圧回路１５、およびこれらを制御する制
御回路１６等からなる基本構成は従来と同様である。メ
モリセルアレ４＋７は第１図で説明したメモリセルを配
列したものであり、昇圧回路ｊ５は第２図に示すような
回路である。従来と異なる点は、アドレスデコーダｊ３
の出力端に昇圧電圧切替え回路１７を設けたことである
。この昇圧電圧切替え回路１７は、書替えの際には電源
電圧を昇圧した高電圧（例えばＶＨ＝２０ Ｖ ）、読
出しの際にははゾ電源電圧に近い読出し電圧を、デコー
ダｊ３の出力が１１１であるメモリセルアレイ１１の選
択された行に供給し、デコーダＪ３の出力が１０ｗであ
る非選択の残りの行には電流流出を伴うことなく零電圧
を供給するように工夫された回路である。
セルアレ４＋１．アドレス／−ｆ−ンファｆ２、アドレ
スデコーダ１３ 、Ｉ ／ Ｏ／（ソファおよびセンス
アンプを含む入出力回路１４、書き替えのための高電圧
を発生し得る昇圧回路１５、およびこれらを制御する制
御回路１６等からなる基本構成は従来と同様である。メ
モリセルアレ４＋７は第１図で説明したメモリセルを配
列したものであり、昇圧回路ｊ５は第２図に示すような
回路である。従来と異なる点は、アドレスデコーダｊ３
の出力端に昇圧電圧切替え回路１７を設けたことである
。この昇圧電圧切替え回路１７は、書替えの際には電源
電圧を昇圧した高電圧（例えばＶＨ＝２０ Ｖ ）、読
出しの際にははゾ電源電圧に近い読出し電圧を、デコー
ダｊ３の出力が１１１であるメモリセルアレイ１１の選
択された行に供給し、デコーダＪ３の出力が１０ｗであ
る非選択の残りの行には電流流出を伴うことなく零電圧
を供給するように工夫された回路である。
この昇圧電圧切替え回路１７の具体的措成例を第５図に
示す。第５図は、デコーダ１３の一つの出力端に接続さ
れる単位回路部分を示しており。
示す。第５図は、デコーダ１３の一つの出力端に接続さ
れる単位回路部分を示しており。
同様の回路がデコーダエ３の各出力端に設けられること
になる。即ち入力端ＩＮはデコーダノ３の一つの出力端
に接続される端子であり、出力端ＯＵＴはメモリセルア
レイ１１の選択された行の制御ゲートに選択信号電圧を
供給する端子である。この入力端ＩＮと出力端ＯＵＴの
間には。
になる。即ち入力端ＩＮはデコーダノ３の一つの出力端
に接続される端子であり、出力端ＯＵＴはメモリセルア
レイ１１の選択された行の制御ゲートに選択信号電圧を
供給する端子である。この入力端ＩＮと出力端ＯＵＴの
間には。
貌出し／書込み制御信号Ｒ・／Ｗにより制御されるｎチ
ャネノｙ、Ｉ）タイプの第１ Ｍｏ８ＦＥＴ −Ｑｐｔ
がトランスファゲートとして設けられている。
ャネノｙ、Ｉ）タイプの第１ Ｍｏ８ＦＥＴ −Ｑｐｔ
がトランスファゲートとして設けられている。
１１は昇圧回路１５の出力電圧が供給される端子であり
、選択信号電圧の出力端ＯＵＴとこの昇圧電圧供給端子
Ｈの間に、ｐチャネル、Ｅタイプの２７＜ ２ Ｍｏ８
ＦＦ３ Ｔ −Ｑｐ １とｎチャネル、Ｄ９イブのｍ
３ Ｍｏ８ＦＥＴ−Ｑ、、が直列接続されている。
、選択信号電圧の出力端ＯＵＴとこの昇圧電圧供給端子
Ｈの間に、ｐチャネル、Ｅタイプの２７＜ ２ Ｍｏ８
ＦＦ３ Ｔ −Ｑｐ １とｎチャネル、Ｄ９イブのｍ
３ Ｍｏ８ＦＥＴ−Ｑ、、が直列接続されている。
＠２ Ｍｏ８ＦＥＴ−Ｑ、ｐｓの基板はこれらＭｏ８Ｆ
ＥＴ−Ｑｐｔ ＋ Ｑｎｔの接続ノードＮ１に接続され
、また第３ Ｍｏ８ ＦＥＴ −Ｑ（１２のゲートは出
力端ＯＵＴの７！を位により制御されるようになってい
る。一方、選択信号電圧の出力端ＯＵ’Ｔはｎチャネル
、ＥタイプのＭｏ８ＦＥＴ−ＱｒｔＳとｐチャネル、Ｅ
タイプのＭｏ８ＩＴ−Ｑ、、からなるＣＭＯＳインバー
タの入力端に接続され、このＣＭＯＳインバータの出力
ノードＮ、の電位により前記第２ Ｍｏ８ＦＥＴ−Ｑ、
ｐｌのゲートが制御されるようになっている、。
ＥＴ−Ｑｐｔ ＋ Ｑｎｔの接続ノードＮ１に接続され
、また第３ Ｍｏ８ ＦＥＴ −Ｑ（１２のゲートは出
力端ＯＵＴの７！を位により制御されるようになってい
る。一方、選択信号電圧の出力端ＯＵ’Ｔはｎチャネル
、ＥタイプのＭｏ８ＦＥＴ−ＱｒｔＳとｐチャネル、Ｅ
タイプのＭｏ８ＩＴ−Ｑ、、からなるＣＭＯＳインバー
タの入力端に接続され、このＣＭＯＳインバータの出力
ノードＮ、の電位により前記第２ Ｍｏ８ＦＥＴ−Ｑ、
ｐｌのゲートが制御されるようになっている、。
このＣＭＯＳインバータの接地側には、直列にｎチャネ
ル、Ｅタイプの第４ Ｍｏ８ ＦＥＴ −Ｑｎ ４が設
けられ、また電源ＶＣＣ側には並列にｐチャネル、Ｅタ
イプの第５ Ｍｏ８ＦＥＴ−Ｐｐ、が設けられていて、
これら第４．第５ Ｍｏ８ ＦＥＴ −Ｑｎａ 、 Ｑ
ｐ ｓ のゲートは読出し／書込み制御信号Ｂ・／Ｗの
補信号π／Ｗにより制御されるようになっている〇この
切替え回路の動作は次のとおりである。
ル、Ｅタイプの第４ Ｍｏ８ ＦＥＴ −Ｑｎ ４が設
けられ、また電源ＶＣＣ側には並列にｐチャネル、Ｅタ
イプの第５ Ｍｏ８ＦＥＴ−Ｐｐ、が設けられていて、
これら第４．第５ Ｍｏ８ ＦＥＴ −Ｑｎａ 、 Ｑ
ｐ ｓ のゲートは読出し／書込み制御信号Ｂ・／Ｗの
補信号π／Ｗにより制御されるようになっている〇この
切替え回路の動作は次のとおりである。
なお、ｎチャＪ、 ／Ｌ／、ＤタイプＭＯ８ＦＥＴ −
Ｑｌ １゜Ｑｎ２のしきい値は一３ｙ、ｎチャネル、Ｅ
タイプＭＯ８ＦＥＴ−Ｑｎｓ 、 Ｑｎａのしきい値は
ＩＶ、Ｐチャネル、Ｂ タイ７’ Ｍｏ８ＦＥＴ−Ｑｐ
ｔ １ Ｑｐｔ −Ｑｐｓ のしきい値は一１ｖとする
。
Ｑｌ １゜Ｑｎ２のしきい値は一３ｙ、ｎチャネル、Ｅ
タイプＭＯ８ＦＥＴ−Ｑｎｓ 、 Ｑｎａのしきい値は
ＩＶ、Ｐチャネル、Ｂ タイ７’ Ｍｏ８ＦＥＴ−Ｑｐ
ｔ １ Ｑｐｔ −Ｑｐｓ のしきい値は一１ｖとする
。
まず、書込みモードについて説明すると、このときπ／
Ｗ−ＯＶ 、Ｒ／Ｗ＝５Ｖが印加され、端子Ｈには昇圧
回路ｆ５から昇圧電圧ＶＨ＝２０Ｖが供給される。いま
、入力端子ＩＮが５Ｖ、即ちデコーダ出力がＭ １１で
あるとすると、出力端ＯＵＴにはＭｏ８ＦＥＴ−Ｑｎ
ｔのゲート電位よりそのしきい部分だけ低い電位的３Ｖ
が現われる。
Ｗ−ＯＶ 、Ｒ／Ｗ＝５Ｖが印加され、端子Ｈには昇圧
回路ｆ５から昇圧電圧ＶＨ＝２０Ｖが供給される。いま
、入力端子ＩＮが５Ｖ、即ちデコーダ出力がＭ １１で
あるとすると、出力端ＯＵＴにはＭｏ８ＦＥＴ−Ｑｎ
ｔのゲート電位よりそのしきい部分だけ低い電位的３Ｖ
が現われる。
これにより、Ｍｏ ８ Ｆ Ｅ Ｔ −Ｑｎ ２がバイ
アスされてノードＮ１には約６■が現われる。一方、π
／Ｗ＝０■であってＭＯＳ Ｆ Ｅ Ｔ −Ｑｎ ４が
オン、ＱｐｓがオフであるからＣＭＯＳインバータが働
き、出力Ｍｉ、ｌ ＯＵ Ｔの電位はこのＣＭＯＳイン
バータで反転されてその出力ノードＮ、は零電位となり
、これによりＭＯＳ Ｆ Ｅ Ｔ −Ｑ ｐ ｔがオン
になる。この結果、ノードＮ１の電位が出力端ＯＵＴに
現われる。出力ｉＭ ＯＵ Ｔの電位は更にＭＯＳＦＥ
Ｔ−Ｑ５□２およびＱ、１のオン状態を深くする方向に
変化するから、この帰還動作によって出力端ＯＵＴには
ｖ１□＝２０ Ｖが得られることになる。ＭＯ８］？］
０Ｔ−Ｑｏ、は出力端ＯＵＴの電位が３Ｖ以上に上がる
とオフになるから、上昇した出力ｉ７１ （ＸＪＴから
人力喘ＩＮ側へ電流が流れることはない。
アスされてノードＮ１には約６■が現われる。一方、π
／Ｗ＝０■であってＭＯＳ Ｆ Ｅ Ｔ −Ｑｎ ４が
オン、ＱｐｓがオフであるからＣＭＯＳインバータが働
き、出力Ｍｉ、ｌ ＯＵ Ｔの電位はこのＣＭＯＳイン
バータで反転されてその出力ノードＮ、は零電位となり
、これによりＭＯＳ Ｆ Ｅ Ｔ −Ｑ ｐ ｔがオン
になる。この結果、ノードＮ１の電位が出力端ＯＵＴに
現われる。出力ｉＭ ＯＵ Ｔの電位は更にＭＯＳＦＥ
Ｔ−Ｑ５□２およびＱ、１のオン状態を深くする方向に
変化するから、この帰還動作によって出力端ＯＵＴには
ｖ１□＝２０ Ｖが得られることになる。ＭＯ８］？］
０Ｔ−Ｑｏ、は出力端ＯＵＴの電位が３Ｖ以上に上がる
とオフになるから、上昇した出力ｉ７１ （ＸＪＴから
人力喘ＩＮ側へ電流が流れることはない。
こうして、出力端ＯＵＴの電圧ＶＩ（−２０ｖがメモリ
セルアレイ１の選択された行の制御ゲートに印加され、
入出力回路ｔ４からのデータ入力に応じて書込みが行わ
れる。
セルアレイ１の選択された行の制御ゲートに印加され、
入出力回路ｔ４からのデータ入力に応じて書込みが行わ
れる。
次にデコーダ出力がｌ □ ｌ、即ち入力端ＩＮがＯｖ
の場合をこけ、Ｙ％／Ｗ＝ＯＶであるから出力端ＯＵＴ
は上昇せず、 ＣＭＯＳインバータの出力ノードＮ、が
５ＶであってＭＯ８ＦＥＴ −Ｑｐ ｔはオフ状態に保
たれ、昇圧電圧ＶＨは出力端ＯＵＴまで伝達されない。
の場合をこけ、Ｙ％／Ｗ＝ＯＶであるから出力端ＯＵＴ
は上昇せず、 ＣＭＯＳインバータの出力ノードＮ、が
５ＶであってＭＯ８ＦＥＴ −Ｑｐ ｔはオフ状態に保
たれ、昇圧電圧ＶＨは出力端ＯＵＴまで伝達されない。
従って昇圧回路１５から出力１０１のデコーダ出力段に
電流が流出することもない。
電流が流出することもない。
次に読出しモードについて説明する。このとき、入力端
ＩＮの５Ｖ、ＱＶに応じてこれを出力端ＯＵＴに出す必
要がある。読出しモードでは、昇圧回路１５は昇圧回路
としては働かず、端子Ｈには、電圧から第２図のＭＯＳ
ＦＥＴ−ＱＲ。
ＩＮの５Ｖ、ＱＶに応じてこれを出力端ＯＵＴに出す必
要がある。読出しモードでは、昇圧回路１５は昇圧回路
としては働かず、端子Ｈには、電圧から第２図のＭＯＳ
ＦＥＴ−ＱＲ。
Ｑ、 、 Ｑ、 、・・・Ｑｎ による電圧電源降下分
を引いた電圧が供給される。またこのときＲ／Ｗ＝ｓＶ
となるから、入力端ＩＮが５ｖであれば、ＭＯ８Ｆ Ｅ
Ｔ −Ｑｎ ｔで電圧降下なくこれが出力端ＯＵＴに現
われ、また入力端ＩＮがＯＶのときこれが出力端ＯＵＴ
に現われる。Ｒ，／Ｗ＝ ５ ＶによってＭＯＳＦＥＴ
−Ｑ、 、がオン、Ｑｐｓがオフであるから、 ＣＭ
ＯＳインバータの出力ノードＮ、は出力端ＯＵＴの電位
のいかんに拘らず５ｖであり、これによりＭＯ８ＦＥＴ
−Ｑｐ ｔはオフ状態となって、端子ＨのＴｉｔ ［
ＩＥが出力端ＯＵＴに現われることはない。
を引いた電圧が供給される。またこのときＲ／Ｗ＝ｓＶ
となるから、入力端ＩＮが５ｖであれば、ＭＯ８Ｆ Ｅ
Ｔ −Ｑｎ ｔで電圧降下なくこれが出力端ＯＵＴに現
われ、また入力端ＩＮがＯＶのときこれが出力端ＯＵＴ
に現われる。Ｒ，／Ｗ＝ ５ ＶによってＭＯＳＦＥＴ
−Ｑ、 、がオン、Ｑｐｓがオフであるから、 ＣＭ
ＯＳインバータの出力ノードＮ、は出力端ＯＵＴの電位
のいかんに拘らず５ｖであり、これによりＭＯ８ＦＥＴ
−Ｑｐ ｔはオフ状態となって、端子ＨのＴｉｔ ［
ＩＥが出力端ＯＵＴに現われることはない。
これにより、デコーダ１３で選択された行について制御
ゲートに５ｖが供給され、情報読出しが行われることに
なる。
ゲートに５ｖが供給され、情報読出しが行われることに
なる。
第６図は、第５図の切替え回路の過渡状態での安定化を
図った実施例である。第５図と異なる点は、ノードＮ１
とＭＯＳＦＥＴ−Ｑｐｔの間にｎチャネル、Ｄタイプの
ＭＯ８ＦＥ Ｔ−Ｑ ｎ ＊を介挿すると共に、ノード
Ｎ１と電源ｖｃｃの間にｎチャネル、ＤタイプのＭＯＳ
Ｆ ＥＴ −Ｑ ｎ ６を介挿したことである。
図った実施例である。第５図と異なる点は、ノードＮ１
とＭＯＳＦＥＴ−Ｑｐｔの間にｎチャネル、Ｄタイプの
ＭＯ８ＦＥ Ｔ−Ｑ ｎ ＊を介挿すると共に、ノード
Ｎ１と電源ｖｃｃの間にｎチャネル、ＤタイプのＭＯＳ
Ｆ ＥＴ −Ｑ ｎ ６を介挿したことである。
この回路の基本動作は第５図と変らないので、ＭＯＳ
Ｆ ＩＤ’Ｉ’ −０，ｎ ｓ 、 Ｑｎ ａの働きな
ついてのみ説明する。読出しモート゛から書込みモード
に変る際、端子ＩＩが昇圧′１］１圧Ｖｎ＝２０ Ｖと
なり、入力端ＩＮが５■からＯＶに変化したときに、−
瞬ＭＯＳ Ｆ Ｅ Ｔ −Ｑｎ Ｉがオン状態となると
、端子Ｈから入力端Ｉ Ｎ （Ｉｌｌｌへ直流電流が流
れる。ＭＯ８Ｆ Ｂ Ｔ −Ｑｎ’、はこの過渡状態で
の直流電流の流出を抑制する。これにより、入力端ＺＮ
が５■となったところでの出力端ＯＵＴに供給される昇
圧電圧■Ｈの低下を防止することができる。
Ｆ ＩＤ’Ｉ’ −０，ｎ ｓ 、 Ｑｎ ａの働きな
ついてのみ説明する。読出しモート゛から書込みモード
に変る際、端子ＩＩが昇圧′１］１圧Ｖｎ＝２０ Ｖと
なり、入力端ＩＮが５■からＯＶに変化したときに、−
瞬ＭＯＳ Ｆ Ｅ Ｔ −Ｑｎ Ｉがオン状態となると
、端子Ｈから入力端Ｉ Ｎ （Ｉｌｌｌへ直流電流が流
れる。ＭＯ８Ｆ Ｂ Ｔ −Ｑｎ’、はこの過渡状態で
の直流電流の流出を抑制する。これにより、入力端ＺＮ
が５■となったところでの出力端ＯＵＴに供給される昇
圧電圧■Ｈの低下を防止することができる。
また、書込みモードから読出しモードに変ったときに、
端子Ｈの電位が十分に下がらず例えばＩＯＶ程度にあっ
た場合、これが出力端ＯＵＴに出ることは誤動作の原因
となる。このときＭＯＳＦＥＴ −Ｑｎ、は、ＣＭＯＳ
インバータの出力ノードＮ２により制御されてオン状態
となって、端子Ｈの電位が高くてもノードＮ、の電位を
電源ｖｏｃにクランプすることにより、高電位を出力端
ＯＵＴに出さないように働く。
端子Ｈの電位が十分に下がらず例えばＩＯＶ程度にあっ
た場合、これが出力端ＯＵＴに出ることは誤動作の原因
となる。このときＭＯＳＦＥＴ −Ｑｎ、は、ＣＭＯＳ
インバータの出力ノードＮ２により制御されてオン状態
となって、端子Ｈの電位が高くてもノードＮ、の電位を
電源ｖｏｃにクランプすることにより、高電位を出力端
ＯＵＴに出さないように働く。
なお、ＶＨ＝２０Ｖの書込みモードにおいては、ＣＭＯ
Ｓインバータの出力ノードＮｔがＯＶ、従ってＭＯＳＦ
ＥＴ −Ｑｎ、はオフ状態であるから、端子Ｈからこの
ＭＯＳＦＥＴ −Ｑｎ、を通って電源ＶＣａへ電流が流
出することはない。
Ｓインバータの出力ノードＮｔがＯＶ、従ってＭＯＳＦ
ＥＴ −Ｑｎ、はオフ状態であるから、端子Ｈからこの
ＭＯＳＦＥＴ −Ｑｎ、を通って電源ＶＣａへ電流が流
出することはない。
以上説明したように、本発明によれば、昇圧回路からの
電流流出を防止して、内部昇圧回路を備えたＥ”ＦＲＯ
Ｍの信頼性向上を図ることができる。
電流流出を防止して、内部昇圧回路を備えたＥ”ＦＲＯ
Ｍの信頼性向上を図ることができる。
第１図ｆａｌ〜（ｄｌは電気的書替え可能な不揮発性半
導体メモリセルの一例の構造を示す図、第２図は！Ｔ気
気付付替可能な不揮発性メモリの内部昇圧回路の一例を
示す図、第３図はそのクロック波形を示す図、第４図は
本発明の一実施例のメモリ構成を示す図、第５図は第４
図の昇圧電圧切替え回路の具体的構成例を示す図、第６
図はその変形例を示す図である。 １１・・・メモリセルアレイ、 １２・・・アドレスバ
ッファ、）３・・・アドレスデコーダ、１４・・・入出
力回路。 １５・・・昇圧回路、１６・・・制御回路、１７・・・
昇圧電圧切替え回路、Ｑｎ、・・・第１ ＭＯＳＦＥＴ
、 Ｑｐｉ・・・第２ＭＯ８Ｆ Ｂ’１．’ 、ｃ＞、
ｎｔ ”・第３ ＭＯＳＦＥＴ、Ｑｎｓ 、 Ｑｐｔ
”’ｃｒｔ、ｔｏｓインパーク、Ｑｎ＋・・・第４ Ｍ
ＯＳＦＥＴ、Ｑｐｓ・・・第５ Ｍ−Ｏ８Ｆ ＤＴ。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ｃ） （ｄ） 第２図 箪 ３図 φ 昭和 年 月 「１ 特許庁長官 若 杉 和 夫 殿 １．７Ｂ件の表示 特願昭５８−１６４１１．２号 ２、発明の名称 不揮発性半導体メモリ装置 ３、補市をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 （ほか２名） ４、代理人 １１所 東京都港区虎ノ門ＩＪ口２６爵５号 第１７森
ビル（’＋ ｒｔｌｉ ｔｌ）χ・１４に 明細１１１ ７、補正の内容 （１）特許請求の範囲を別紙のとおり訂正する。 （２） 明細η第１４頁第１７行の「ことはない。」の
次に下記の文を加入する。 「また第５図、第６図の実施例では、切替え回路の入力
端ＩＮ即ちデコーダの出力端と選択信号電圧の出力端Ｏ
ＵＴ との間にトランスファゲートとしてのＭＯ８ＦＦ
；Ｔ−Ｑｎｌを設けているが、これは省いても差支えな
い。何故なら、デコーダ出力が１″で選択信号電圧出力
端ＯＵ Ｔに昇圧電位が出力される場合、これが直接デ
コーダ出力段に供給されても、通常のデコーダ出力段構
成では電流流出はなく、またデコーダ出力が＋ｔ Ｏｎ
のときけＭＯ８ＴＦｇＴ−Ｑｐ、により昇圧電位の選択
信号電圧出力端ＯＵＴへの供給が阻止されるからである
。」 ２、 ｒ、′ｒ ｒ’ｌｉ、請求ノ範１’ｔｌ浮ＪＪｊ
Ｈケ゛−トと制御ケ゛−トをもつ１１？１気的書替え可
能な不揮発性半導体メモリセルな配列形成したメモリセ
ルアレイ、アドレスデコーダ、入出力回に１４ 、ｔ’
４魯えのための高電圧を発生し得る昇圧回路、およびこ
の昇圧回路の出力を前記アドレスデコーダの出力に応じ
て選択して前記メモリセルアレイに供給する切替え回路
を少くとも集積形成してなるメモリ装置であって、前記
切替え回路は、前δ【１アドレスデコーダの出力端に直
接接続されるかまたはダートに読出し／書込み制御信号
が力えられる第１導電チヤネル、Ｄタイプの第］ ＭＯ
ＳＦＥＴ を介して接続される選択信号′？４Ｉ圧の出
力端と、この選択信号電圧の出力端と前記外圧回路の出
力端との間に直列接続された第２導ＴＫチヤネル １．
Ｈタイプの第２１（４０８ＦＥ Ｔおよび前記選択信号
電圧によりダートが制御される第１導電チヤネル、■）
タイプの第：ｓ ｈ＋ ＯＳ Ｆ Ｉｖ ′ｒと、前記
選択信号電圧を入力としその反転出力により前記第２Ｍ
０８ＦＥＴのケ゛−トを制御するＣＭＯＳインバータと
、このＣＭＯＳインバータの接地端側Ｍ０８ＦＥＴと直
列接続され前記読出し７店込み制御信号の補信号により
制御゛される第１導電チヤネル、Ｅタイプの第４ ＭＯ
ＳＦＥＴと、前記ＣＭＯＳインバータの電源側ＭＯ８Ｆ
ＥＴと並列接続され前記読出し／１ｉ込み制御信号の補
信号によりケ８−トが制御される第２導電チヤネル、Ｅ
タイプの第５ ＭＯＳＦＥＴとを備えた単位回路を、前
記アドレスデコーダの各出力端に設けて構成したことを
特徴とする不揮発性半導体メモリ装に１“。 出願人代月４人 弁理士 鈴 ＬＬ 武 １込手続補正
書 昭和’ ５＜９．１０．足７ 「１ 特願昭５８−１６４１１２万 ２ 発明の名称 不揮発性半導体メモリ装置 ：木 浦市をする乙 ・旧Ｉトとの関係 特許出願人 （３０７）株式会社 東芝 （ほか２名） １１、代理人 ５、自発（１１ｉ正 乙補正の内容 （１）明細書第９頁第２行のｒＱｐｔＪを「Ｑｎｌ」と
訂正する。 （２） 同第１０頁第１３行のｒＲ／Ｗ＝、ＯＶ 。 Ｒ／Ｗ＝５ｖＪ を「ｎ／ｗ＝５Ｖ、Ｒ／Ｗ＝ＯＶＪと
訂正する。 （３） 同第１１頁第１行のｒＯＶＪを「５ｖ」と訂正
する。
導体メモリセルの一例の構造を示す図、第２図は！Ｔ気
気付付替可能な不揮発性メモリの内部昇圧回路の一例を
示す図、第３図はそのクロック波形を示す図、第４図は
本発明の一実施例のメモリ構成を示す図、第５図は第４
図の昇圧電圧切替え回路の具体的構成例を示す図、第６
図はその変形例を示す図である。 １１・・・メモリセルアレイ、 １２・・・アドレスバ
ッファ、）３・・・アドレスデコーダ、１４・・・入出
力回路。 １５・・・昇圧回路、１６・・・制御回路、１７・・・
昇圧電圧切替え回路、Ｑｎ、・・・第１ ＭＯＳＦＥＴ
、 Ｑｐｉ・・・第２ＭＯ８Ｆ Ｂ’１．’ 、ｃ＞、
ｎｔ ”・第３ ＭＯＳＦＥＴ、Ｑｎｓ 、 Ｑｐｔ
”’ｃｒｔ、ｔｏｓインパーク、Ｑｎ＋・・・第４ Ｍ
ＯＳＦＥＴ、Ｑｐｓ・・・第５ Ｍ−Ｏ８Ｆ ＤＴ。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ｃ） （ｄ） 第２図 箪 ３図 φ 昭和 年 月 「１ 特許庁長官 若 杉 和 夫 殿 １．７Ｂ件の表示 特願昭５８−１６４１１．２号 ２、発明の名称 不揮発性半導体メモリ装置 ３、補市をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 （ほか２名） ４、代理人 １１所 東京都港区虎ノ門ＩＪ口２６爵５号 第１７森
ビル（’＋ ｒｔｌｉ ｔｌ）χ・１４に 明細１１１ ７、補正の内容 （１）特許請求の範囲を別紙のとおり訂正する。 （２） 明細η第１４頁第１７行の「ことはない。」の
次に下記の文を加入する。 「また第５図、第６図の実施例では、切替え回路の入力
端ＩＮ即ちデコーダの出力端と選択信号電圧の出力端Ｏ
ＵＴ との間にトランスファゲートとしてのＭＯ８ＦＦ
；Ｔ−Ｑｎｌを設けているが、これは省いても差支えな
い。何故なら、デコーダ出力が１″で選択信号電圧出力
端ＯＵ Ｔに昇圧電位が出力される場合、これが直接デ
コーダ出力段に供給されても、通常のデコーダ出力段構
成では電流流出はなく、またデコーダ出力が＋ｔ Ｏｎ
のときけＭＯ８ＴＦｇＴ−Ｑｐ、により昇圧電位の選択
信号電圧出力端ＯＵＴへの供給が阻止されるからである
。」 ２、 ｒ、′ｒ ｒ’ｌｉ、請求ノ範１’ｔｌ浮ＪＪｊ
Ｈケ゛−トと制御ケ゛−トをもつ１１？１気的書替え可
能な不揮発性半導体メモリセルな配列形成したメモリセ
ルアレイ、アドレスデコーダ、入出力回に１４ 、ｔ’
４魯えのための高電圧を発生し得る昇圧回路、およびこ
の昇圧回路の出力を前記アドレスデコーダの出力に応じ
て選択して前記メモリセルアレイに供給する切替え回路
を少くとも集積形成してなるメモリ装置であって、前記
切替え回路は、前δ【１アドレスデコーダの出力端に直
接接続されるかまたはダートに読出し／書込み制御信号
が力えられる第１導電チヤネル、Ｄタイプの第］ ＭＯ
ＳＦＥＴ を介して接続される選択信号′？４Ｉ圧の出
力端と、この選択信号電圧の出力端と前記外圧回路の出
力端との間に直列接続された第２導ＴＫチヤネル １．
Ｈタイプの第２１（４０８ＦＥ Ｔおよび前記選択信号
電圧によりダートが制御される第１導電チヤネル、■）
タイプの第：ｓ ｈ＋ ＯＳ Ｆ Ｉｖ ′ｒと、前記
選択信号電圧を入力としその反転出力により前記第２Ｍ
０８ＦＥＴのケ゛−トを制御するＣＭＯＳインバータと
、このＣＭＯＳインバータの接地端側Ｍ０８ＦＥＴと直
列接続され前記読出し７店込み制御信号の補信号により
制御゛される第１導電チヤネル、Ｅタイプの第４ ＭＯ
ＳＦＥＴと、前記ＣＭＯＳインバータの電源側ＭＯ８Ｆ
ＥＴと並列接続され前記読出し／１ｉ込み制御信号の補
信号によりケ８−トが制御される第２導電チヤネル、Ｅ
タイプの第５ ＭＯＳＦＥＴとを備えた単位回路を、前
記アドレスデコーダの各出力端に設けて構成したことを
特徴とする不揮発性半導体メモリ装に１“。 出願人代月４人 弁理士 鈴 ＬＬ 武 １込手続補正
書 昭和’ ５＜９．１０．足７ 「１ 特願昭５８−１６４１１２万 ２ 発明の名称 不揮発性半導体メモリ装置 ：木 浦市をする乙 ・旧Ｉトとの関係 特許出願人 （３０７）株式会社 東芝 （ほか２名） １１、代理人 ５、自発（１１ｉ正 乙補正の内容 （１）明細書第９頁第２行のｒＱｐｔＪを「Ｑｎｌ」と
訂正する。 （２） 同第１０頁第１３行のｒＲ／Ｗ＝、ＯＶ 。 Ｒ／Ｗ＝５ｖＪ を「ｎ／ｗ＝５Ｖ、Ｒ／Ｗ＝ＯＶＪと
訂正する。 （３） 同第１１頁第１行のｒＯＶＪを「５ｖ」と訂正
する。
Claims (1)
- 浮遊ゲートと制御ゲートをもつ電気的書替え可能な不揮
発性半導体メモリセルを配列形成したメモリセルアレイ
、アドレスデコーダ、入出力回路、書替えのための高電
圧を発生し得る昇圧回路、およびこの昇圧回路の出力を
前記アドレスデコーダの出力に応じて選択して前記メモ
リセルアレイに供給する切替え回路を少くとも小積形成
してなるメモリ装置であって、前記切替え回路は、前記
アドレスデコーダの出力が供給される入力端と選択信号
電圧の出力端との間に設けられゲートに読出し／書込み
制御信号が与えられる第１導電チヤネル、Ｄタイプの第
１Ｍ０８ＦＢＴと、前記選択信号電圧の出力端と前記昇
圧回路の出力端との間に直列接続された第２導電チヤネ
ル、Ｅタイプの第２Ｍ０８Ｆ］ｆｌＴ−および前記選択
信号電圧によりゲートが制御される第１導電チヤネル、
Ｄタイプの第３ ＭＯＳＦＥＴと、前記選択信号電圧を
入力としその反転出力により前記第２ ＭＯＳＦＥＴの
ゲートを制御するＣＭＯＳインバータと、このＣ−ＭＯ
Ｓ インバータの接地端側Ｍ０８ＦＥＴと直列接続され
前記読出し／書込み制御信号の補信号により制御される
第１導電チヤネル、Ｅタイプの第４ ＭＯ８ＦＢ’ｌ’
と、前記ＣＭＯＳインバータの電源側ＭＯ８ＦＥＴと並
列接続され前記読出し／書込み制御信号の補信号により
ゲートが制御される第２導電チヤネル、Ｅタイプの第５
ＭＯＳＦＥＴとを備えた単位回路を、前記アドレスデ
コーダの各出力端に設けて構成したことを特徴とする不
揮発性半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164112A JPS6069897A (ja) | 1983-09-08 | 1983-09-08 | 不揮発性半導体メモリ装置 |
| DE8484109957T DE3481668D1 (de) | 1983-08-30 | 1984-08-21 | Integrierte halbleiterschaltung. |
| EP19840109957 EP0137245B1 (en) | 1983-08-30 | 1984-08-21 | Semiconductor integrated circuit |
| US06/645,392 US4697101A (en) | 1983-08-30 | 1984-08-29 | Read/write control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164112A JPS6069897A (ja) | 1983-09-08 | 1983-09-08 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6069897A true JPS6069897A (ja) | 1985-04-20 |
| JPS6322393B2 JPS6322393B2 (ja) | 1988-05-11 |
Family
ID=15786978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58164112A Granted JPS6069897A (ja) | 1983-08-30 | 1983-09-08 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069897A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340897U (ja) * | 1986-09-03 | 1988-03-17 | ||
| JPS6412858A (en) * | 1987-07-02 | 1989-01-17 | Sharp Kk | Stabilizing method for boosting voltage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57200997A (en) * | 1981-06-03 | 1982-12-09 | Toshiba Corp | Non-volatile semiconductor memory |
-
1983
- 1983-09-08 JP JP58164112A patent/JPS6069897A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57200997A (en) * | 1981-06-03 | 1982-12-09 | Toshiba Corp | Non-volatile semiconductor memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340897U (ja) * | 1986-09-03 | 1988-03-17 | ||
| JPS6412858A (en) * | 1987-07-02 | 1989-01-17 | Sharp Kk | Stabilizing method for boosting voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6322393B2 (ja) | 1988-05-11 |
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