JPS6069915A - タイミング抽出方式 - Google Patents
タイミング抽出方式Info
- Publication number
- JPS6069915A JPS6069915A JP58178470A JP17847083A JPS6069915A JP S6069915 A JPS6069915 A JP S6069915A JP 58178470 A JP58178470 A JP 58178470A JP 17847083 A JP17847083 A JP 17847083A JP S6069915 A JPS6069915 A JP S6069915A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- burst signal
- oscillator
- contact
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail by switching the reference signal of the phase-locked loop
- H03L7/145—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail by switching the reference signal of the phase-locked loop the switched reference signal being derived from the controlled oscillator output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋１１ 発明の技術分野
本発明は、バースト信号よりクロックを抽出するタイミ
ング抽出方式に係り、特例バースト信号断のと自デジタ
ルＰＬＬを自走させて得られたクロックを位相同期発振
器の入力クロックとするタイミング抽出方式に関する。
ング抽出方式に係り、特例バースト信号断のと自デジタ
ルＰＬＬを自走させて得られたクロックを位相同期発振
器の入力クロックとするタイミング抽出方式に関する。
（］））従来技術と問題点
従来デジタル伝送において、バースト信号よりクロック
を抽出する一例として、位相同期発振器が用いられてい
る。
を抽出する一例として、位相同期発振器が用いられてい
る。
以下、従来のタイミング抽出方式の一構成例を図に従っ
て説明する。第１図は従来の位相同期発振器を示す。図
中、１はバースト信号が入力する入力端子、２は位相比
較回路、３は低域通過フィルタ（以下、ＬＰＦと称す）
、４は電圧制御発振器、５は出力端子を示す。
て説明する。第１図は従来の位相同期発振器を示す。図
中、１はバースト信号が入力する入力端子、２は位相比
較回路、３は低域通過フィルタ（以下、ＬＰＦと称す）
、４は電圧制御発振器、５は出力端子を示す。
第１図において、クロック周波数ｆｏのバースト信号の
クロックエは位相比較回路２にて電圧制御発振器（以下
■ＣＯと称す）４の出力クロックと位相比較され、その
比較成分はＬＰＦを経て■Ｃ０４を駆動し、前記出力ク
ロックを周波数ｆｏのバースト信号のクロックＩＫ引き
込んで、出力端子５より出力する。
クロックエは位相比較回路２にて電圧制御発振器（以下
■ＣＯと称す）４の出力クロックと位相比較され、その
比較成分はＬＰＦを経て■Ｃ０４を駆動し、前記出力ク
ロックを周波数ｆｏのバースト信号のクロックＩＫ引き
込んで、出力端子５より出力する。
ここでクロック■に対し、位相同期発振器が高速に追従
するためには、ＬＰＦ３の周波数帯域幅を広くし、ＬＰ
Ｆ３の出力電圧変化に対するｖＣ０４の発振周波数変化
率を大きくする必要がある。
するためには、ＬＰＦ３の周波数帯域幅を広くし、ＬＰ
Ｆ３の出力電圧変化に対するｖＣ０４の発振周波数変化
率を大きくする必要がある。
然し、この様にすると入力されるクロックエが途切れる
と、ｖＣ０４の発振周波数はＶＣＯ４が持っている固有
の周波数で自走するようになり、これにより、位相同期
発振器はｆｏ＋△ｆを出力することになる。次にクロッ
クＩが到来すると、再び位相同期発振器は前記のクロッ
ク周波数ｆｏＫ引き込んで周波数ｆｏのクロックを発振
するが、周波数ｆｏ＋△ｆからｆｏＫ戻る過程で位相の
異ったジッタを有するクロックｆｏ’を出力することに
なり、このクロックｆｏ’ではバースト信号より得られ
た受信データの判定を誤る欠点を生ずる。
と、ｖＣ０４の発振周波数はＶＣＯ４が持っている固有
の周波数で自走するようになり、これにより、位相同期
発振器はｆｏ＋△ｆを出力することになる。次にクロッ
クＩが到来すると、再び位相同期発振器は前記のクロッ
ク周波数ｆｏＫ引き込んで周波数ｆｏのクロックを発振
するが、周波数ｆｏ＋△ｆからｆｏＫ戻る過程で位相の
異ったジッタを有するクロックｆｏ’を出力することに
なり、このクロックｆｏ’ではバースト信号より得られ
た受信データの判定を誤る欠点を生ずる。
（Ｃ１発明の目的
本発明は上記の欠点を解決するために１バ一スト信号断
のとき、デジタルＰＬＬのクロックを位相同期発振器の
入力クロ、りとする新規なタイミング抽出方式を提供す
ることを目的とする。
のとき、デジタルＰＬＬのクロックを位相同期発振器の
入力クロ、りとする新規なタイミング抽出方式を提供す
ることを目的とする。
（ｄｌ 発明の構成
本発明は前記目的を達成するために、バースト信号より
クロックを抽出するタイミング抽出方式において、該バ
ースト信号を検出し、該検出信号でスイッチ回路を駆動
することにより位相同期発振器にて前記バースト信号よ
りクロ、クエに引き込んでクロックを抽出（−１該抽出
したクロックを更にデジタルＰＬＬにてクロックｆ再生
する手段を設け、前記バースト信号断のとき、該バース
ト信号断を検出し、該断検出信号でスイッチ回路全駆動
することにより該デジタルＰＬＬの自走発振にて作られ
たクロック全前記位相間ｊυ］発振器に入力クロックと
する手段を設けたことを特徴とする。
クロックを抽出するタイミング抽出方式において、該バ
ースト信号を検出し、該検出信号でスイッチ回路を駆動
することにより位相同期発振器にて前記バースト信号よ
りクロ、クエに引き込んでクロックを抽出（−１該抽出
したクロックを更にデジタルＰＬＬにてクロックｆ再生
する手段を設け、前記バースト信号断のとき、該バース
ト信号断を検出し、該断検出信号でスイッチ回路全駆動
することにより該デジタルＰＬＬの自走発振にて作られ
たクロック全前記位相間ｊυ］発振器に入力クロックと
する手段を設けたことを特徴とする。
ｆｅ＋ 発明の実施例
本発すＪはパース信号断のとき、バースト信号断を検出
回路で検出し、該検出信号でスイッチ回路７．９の夫々
の可＃、ｂ接点７−１と接点７−３を接続し、可ｒＡｈ
接点９−１と接点９−２ｅＯＦＦ（、ｔ））Ｋすること
によりデジタルＰＬＬのクロックを位相同期発振器８に
入力する３、 以下本発明のタイミング抽出方式の一実施例をＭ２図に
基いて説明する。図中、６はバースト信号を検出する検
出回路、７．９はスイッチ回路、７−１．９−１は可動
接点、７−２．７−３．９−２、は接点、８は位相同期
発振器、１０はデジタルＰＬＬ（以下Ｄ−ＰＬＬと称す
）、１１はＤ−ＰＬＬに使用する自蔵のクロ、り発生器
を示す。なお、図中のａ、 ｂ、 ｃの各点は第３図の
ａ、 ｂ、 ｃの波形を示す。
回路で検出し、該検出信号でスイッチ回路７．９の夫々
の可＃、ｂ接点７−１と接点７−３を接続し、可ｒＡｈ
接点９−１と接点９−２ｅＯＦＦ（、ｔ））Ｋすること
によりデジタルＰＬＬのクロックを位相同期発振器８に
入力する３、 以下本発明のタイミング抽出方式の一実施例をＭ２図に
基いて説明する。図中、６はバースト信号を検出する検
出回路、７．９はスイッチ回路、７−１．９−１は可動
接点、７−２．７−３．９−２、は接点、８は位相同期
発振器、１０はデジタルＰＬＬ（以下Ｄ−ＰＬＬと称す
）、１１はＤ−ＰＬＬに使用する自蔵のクロ、り発生器
を示す。なお、図中のａ、 ｂ、 ｃの各点は第３図の
ａ、 ｂ、 ｃの波形を示す。
第３図は第２図の説明に使用するバースト信号ａ、バー
スト信号の検出信号す、抽出されたクロックＣを示す。
スト信号の検出信号す、抽出されたクロックＣを示す。
第２図において、入力端子１に第３図に示すバースト信
号ａが受信され、そのバースト信号ａは検出回路６で検
出され、第３図に示す検出信号すを検出回路より送出す
る。この検出信号すはスイこれＩＩＬよりバースト信号
ａは、接点７−２、可動接点７−１を経て位相同期発振
器８にてクロックが抽出され、位相同期発振器８はこの
クロックに引ら込んで新たにクロックを再生する。再生
されたクロックは接点９−２、可動接点９−１を経てＤ
−ＰＬＬＩＯＫ入力する一Ｄ−ＰＬＬＩＯはこのクロッ
クに引き込んで、新規のクロックを出力免子５より出力
する。
号ａが受信され、そのバースト信号ａは検出回路６で検
出され、第３図に示す検出信号すを検出回路より送出す
る。この検出信号すはスイこれＩＩＬよりバースト信号
ａは、接点７−２、可動接点７−１を経て位相同期発振
器８にてクロックが抽出され、位相同期発振器８はこの
クロックに引ら込んで新たにクロックを再生する。再生
されたクロックは接点９−２、可動接点９−１を経てＤ
−ＰＬＬＩＯＫ入力する一Ｄ−ＰＬＬＩＯはこのクロッ
クに引き込んで、新規のクロックを出力免子５より出力
する。
上記はバースト信号ａが位相同期発振器８に入力された
場合であるが、バースト信号ａが断の際は、検出回路６
にて、／＜−’スト信号断が検出され、この断検出信号
で、スイッチ回路７及び９の夫々の接点７−２ 、７−
１ ｔ−０ＦＦ （オフ）Ｋニジ、接点７−３と可動接
点７−１を接続し、接点９−２と可動接点９−１を０Ｆ
Ｆ（オフ）にする。
場合であるが、バースト信号ａが断の際は、検出回路６
にて、／＜−’スト信号断が検出され、この断検出信号
で、スイッチ回路７及び９の夫々の接点７−２ 、７−
１ ｔ−０ＦＦ （オフ）Ｋニジ、接点７−３と可動接
点７−１を接続し、接点９−２と可動接点９−１を０Ｆ
Ｆ（オフ）にする。
上記の回路構成におけるＤ−ＰＬＬＩＯは自蔵のクロッ
ク発生器１１のクロック■にて自走する。
ク発生器１１のクロック■にて自走する。
この自走によって発生されたクロック１■は帰還ループ
１２、接点７−３、可動接点７−１を経て位相同期発振
器８に入力され、位相同期発振器８はこのクロック１■
に引き込んで動作し、バースト信号ａ断によるクロック
の途切れを防ぎ、第３図に示す如き連続したクロックＣ
を位相同期発振器の外ａＢ端子１３より出力する。
１２、接点７−３、可動接点７−１を経て位相同期発振
器８に入力され、位相同期発振器８はこのクロック１■
に引き込んで動作し、バースト信号ａ断によるクロック
の途切れを防ぎ、第３図に示す如き連続したクロックＣ
を位相同期発振器の外ａＢ端子１３より出力する。
（ｆｌ 発明の効果
本発明によれば、従来、バースト信号のクロックは断続
するため、位相同期発振器におけるクロックにジッタ等
が発生していたが、クロック断の時、Ｄ−ＰＬＬの出力
クロックを前記位相同期発振器の引込み用のクロックに
使用することにより、位相同期発振器のクロックを連続
に出力でき、これにより入力信号断によるクロックのゆ
らぎ、ジッタの発生を防止できる利点を有する。
するため、位相同期発振器におけるクロックにジッタ等
が発生していたが、クロック断の時、Ｄ−ＰＬＬの出力
クロックを前記位相同期発振器の引込み用のクロックに
使用することにより、位相同期発振器のクロックを連続
に出力でき、これにより入力信号断によるクロックのゆ
らぎ、ジッタの発生を防止できる利点を有する。
第１図は従来の位相同期発振器、第２図は本発明のタイ
ミング抽出方式、第３図は第２図に使用される各種の波
形を示す。 図中、１は入力端子、２は位相比較回路、３はＬＰＦ、
４はＶＣｏ、５．１３は出力端子、６は検出回路、７．
９はスイッチ回路、８は位相同期発振器、１０はＤ−Ｐ
ＬＬ、１１はクロック発生器、１２は帰還ループ、ａは
バースト信号、ｂは検出信号、Ｃはクロック出力を示す
。 亭１ 圀
ミング抽出方式、第３図は第２図に使用される各種の波
形を示す。 図中、１は入力端子、２は位相比較回路、３はＬＰＦ、
４はＶＣｏ、５．１３は出力端子、６は検出回路、７．
９はスイッチ回路、８は位相同期発振器、１０はＤ−Ｐ
ＬＬ、１１はクロック発生器、１２は帰還ループ、ａは
バースト信号、ｂは検出信号、Ｃはクロック出力を示す
。 亭１ 圀
Claims (1)
- バースト信号よりクロックを抽出するタイミング抽出方
式において、該バースト信号を検出し、該検出信号でス
イッチ回路を駆動することにより位相同期発振器にて前
記バースト信号よりクロックに引き込んでクロックを抽
出し、該抽出したクロックを更にデジタルＰＬＬにてク
ロックを再生する手段を設け、前記バースト信号断のと
き、該バースト信号断を検出し、該断検出信号でスイッ
チ回路を駆動することにより該デジタルＰＬＬの自走発
振にて得られたクロックを前記位相同期発振器に入力ク
ロックとする手段を設けたことを特徴とするタイミング
抽出方式、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178470A JPS6069915A (ja) | 1983-09-27 | 1983-09-27 | タイミング抽出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178470A JPS6069915A (ja) | 1983-09-27 | 1983-09-27 | タイミング抽出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6069915A true JPS6069915A (ja) | 1985-04-20 |
Family
ID=16049066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178470A Pending JPS6069915A (ja) | 1983-09-27 | 1983-09-27 | タイミング抽出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069915A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180151A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 自走周波数安定度補償式ｐｌｌ回路 |
| JPH0221943U (ja) * | 1988-07-29 | 1990-02-14 | ||
| JPH0590957A (ja) * | 1991-09-27 | 1993-04-09 | Sanyo Electric Co Ltd | 位相ロツクループ |
-
1983
- 1983-09-27 JP JP58178470A patent/JPS6069915A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180151A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 自走周波数安定度補償式ｐｌｌ回路 |
| JPH0221943U (ja) * | 1988-07-29 | 1990-02-14 | ||
| JPH0590957A (ja) * | 1991-09-27 | 1993-04-09 | Sanyo Electric Co Ltd | 位相ロツクループ |
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