JPH0327529A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にマスタースラ
イス方式によるＣＭＯＳ型大規模集積同路に関する。

〔発明の概要〕

本発明は半導体集積回路装置において、基本素子を給電
するプラス給電用（ｖｎ。）配線層（以下ＶＤＤ配線層
と略す。）とグランド給電用（Ｖｓｓ）配線層（以下Ｖ
ＳＳ配線層と略す。）を対にして、２組以上を半導体個
片（チップ）の外周囲にそって構成し、各組の給電用配
線層は、互いに異なった基本素子を給電し、その中の１
組は、チップ内部の基本素子を給電する配線層に接続さ
れ、ＶＤＤ配線層とＶＳＳ配線層がチップ内部を互い違
い交互に縦横格子状に並んで構成し、給電用配線層に生
ずるノイズにより基本素子が誤動作する影響を小さくす
る事にある。

〔従来の技術〕

従来のマスタースライス方式によるＣＭＯＳ型大規模集
積回路は、第７図に示す様に、半導体個片（チップ）上
の外周に、（６）の入出力用基本素子セルと、（７）の
内部基本素子セルが配列されている。

（６），　（７）の基本素子セルを給電する為に、チッ
プ上の外周にそって、１組の（１）の■。配線層と、（
２）のＶＳＳ配線層が構戒され、さらに（１）と（２）
の給電用配線層は、（６）の人出力基本素子セルを給電
すると共に、（９），　（１０），　（１１），　（１
２）の内部基本素子給電用配線層に接続され、（７）の
内部基本素子セルを給電している。（１）のＶＤＤ配線
層は、（１６）のプラス給電用パンドを介して、一ｉの
リード細線が接続され、外部電源のプラス側へ接続され
る。（２）のＶＳＳ配線層は、（１５）のグランド給電
用バッドを介して、般のリード細線が接続され、外部電
源のグランドへ接続されている。さらに（６）の入出力
用基本素子セルは、大規模集積回路の外部とのインター
フェース回路を形威し、基本素子である複数個のＰヂャ
ンネルＭＯＳトランジスタ、ＮチャンネルＭＯＳトラン
ジスタ、抵抗素子等が組合わさり、人出カバッファ回路
（ＴＴ＋−レヘル入力ハッファ回路、ＣＭＯＳレヘル人
カパ′ツファ回路、シュミッ１−レベル人力ハッファ回
路、発振用バッファ回路、正転出力バッファ回路、イン
ハーティング出力ハッファ回路、３ステート出力ハッフ
ァ回路、３ステート人出力バッファ回路、オープンドレ
イン出力バッファ回路等）を構成する。（６）の入出力
用基本セルは、配線層での切り換えにより基本素子が組
合わされ、人カバッファ回路と出力バッファ回路および
入出力バッファ回路が構戒出来る。一般的には、出力バ
ッファ回路は外部に接続されるＩＣを駆動する為、駆動
能力の大きいＭＯＳ＋−ランジスタで構成される。人カ
バッファ回路は人力レベルを判定する為、Ｐチャンネル
ＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタ
を所定の寸法にしている。（７）の内部基本素子セルの
配列領域は、ＰチャンネルトランジスタとＮチャンネル
トランジスタで構成され、列状に配列される。内部基本
素子を組合わせて、相補型ＭＯＳ回路を構成し、種々の
ゲート回路、フリップ・フロップ回路等を構成する事が
出来る。以上の様にマスタースライス方式の半導体集積
回路は、配線層の切り換えにより所望の電気回路動作を
する大規模集積回路を製作する。

〔発明が解決しようとする問題点〕

しかし、従来の半導体集積回路装置は、前述の様に給電
用配線層が半導体個片（チップ）の外周にそって１組構
成され、さらにそれは内部基本セル給電用配線層と接続
されている。外周の給電用配線層は人出力用基本セルと
、出力用基本セルを同一の給電用配線層で給電している
。この為出力バッファ回路の出力信号が第８図の様に変
化する場合、給電用配線層には第９図の様なノイズが発
生する。これは、通常、出力バッファ回路の最終段のト
ランジスタは、外部のＩＣ等を駆動する為、大きな駆動
能力を持つ相補型ＭＯＳインバータで構成される為であ
り、出力信号の変化時点で短絡電流と負荷の充放電電流
の和が流れる時、給電用配線層のインダクタンス成分、
容量威分、抵抗戒分が原因している。一般に大規模集積
回路の出力信号は同時変化する場合が多く、第１０図の
様に、同時変化数が多くなれば、ノイズの振幅は大きく
なり数百ξリボルトになる。この為、同一の給電用配線
層から給電を受ける入力基本セルから構成される入力レ
ベル変換用バッファの給電様配線層にノイズが生ずる為
、人力の動作範囲が変化する問題がある。例えば、電源
電圧５．０■仕様のＴＴＬレベル人カバッファ回路では
、正常動作は、０．８Ｖ以下をＬｏｗレベルと、２．０
ｖ以上をＨ　ｉ　ｇｈレベルと判断して回路動作するが
、給電用配線層第１０図の（４１）　Ｖ　ＤＤ−のノイ
ズがある場合は、人力電圧が０．６Ｖ以上にならないと
Ｌｏｗレベルとしての回路動作をせず、（４０）ＶＤＤ
”の点においては、２．２Ｖ以上でないとＨｉｇｈレベ
ルとしての回路動作をしない。すなわち入力動作範囲が
変化して誤動作を起こす問題がある。

又、上述と同様に内部基本セル給電用の配線も同一の給
電用配線層である為、ノイズの影響を受けて、フリップ
・フロップ回路等が誤動作を起こし、信号が反転する等
の問題が生ずる。そこで本発明はこの様な問題を解決す
るもので、その目的５ ６ とするところは、出力バッファ回路が変化しても、人力
ハッファ回路、内部基本素子で構成した回路にノイズの
影響を与えない、給電用配線層で構成した半導体集積回
路装置を提供する事にある。

〔問題点を解決するための手段〕

本発明の半導体集積回路装置は、複敵の基本素子集合が
配列され、配線層はより該基本素子間が接続されてなる
半導体集積回路装置において、基本素子に電源を給電す
る配線層が、該基本素子で構成される半導体集積回路装
置である半導体個片（チップ）上の外周にそって、第１
の電位給電用配線層と第２の電位給電用配線層を１対と
して、２組以上の給電用配線層を持つ事を特徴とする。

〔実施例〕

以下に本発明の実施例を図面にもとづいて説明する。第
１図は本発明による大規模集積回路ヂップの全体的な概
略図である。（１）と（２）は、１ｕｉの給電用配線層
で、（１）はプラス給電用（Ｖｏｏ）配線層で、（２）
はグラント給電用（Ｖｓｓ）配線層である。

（３）と（４）は別の１組の給電用配線層であり、（３
）はプラス給電用（ｖｎｏ）配線層で、（４）はグラン
ド給電用（Ｖｓｓ）配線層である。（１），　（２）の
配線層は、出力用基本素子セルを給電し、（３），　（
４）は、人力用基本素子セルと、内部基本素子セルを給
電する。出力用基本素子セルと入力用基本素子セルを構
戒するところの（６）の入出力用基本素子セルは、第２
図の様にトランジスタ、抵抗、コンデンサ、ダイオード
等で構成している。この人出力用基本素子セルは、回路
用配線層で接続が切り換えられて、第３図の様な人カバ
ッファ回路等と、第４図の様な出力バッファ回路等が構
戒出来る。このチップ外周辺に配列してある人出力用基
本セルは、回路用配線層の接続と切り換えで、配列中の
任意の位置を、人カバッファ回路又は、出力バッファ回
路とすることが出来る。この入力バッファ回路と出力バ
ッファ回路を切り換える回路配線層と同様な方式で、給
電用配線層も切り換える事が出来る。第３図は、入カバ
ッファ回路の■例である。回路用配線層で、（２８）の
入力パッド電極から、（２６），　（２７）の静電気保
護回路部を通って、ＰチャンネルＭＯＳ｝ランジスタ（
１７）とＮチャンネルＭＯＳＩ−ランジスタ（２１）で
構成される人力レベルインターフェース用ＣＭＯＳイン
ハータと、ＰチャンネルＭＯＳトランジスタ（１８）と
ＮチャンネルＭＯＳトランジスタ（２２）で構成される
バッファ用インハータを通して、（２５）の回路用配線
層は内部基本素子へ接続される。又、第３図の（２９）
のプラス給電用配線層は、第１図の（３）のプラス給電
用配線層と接続される。又第３図の（３０）のグランド
給電用配線層は、第１図の（４）のグランド給電用配線
層と接続される。第４図は、出力バッファ回路の１例で
ある。

内部基本素子セルから、接続される配線層（２５）は、
ＰチャンネルＭＯＳ｝ランジスタ（１９）とＮチャンネ
ルＭＯＳ＋−ランジスタ（２３）からなるＣＭＯＳイン
バータから構成される初段のバッファを通り、次段のＰ
チャンネルＭＯＳ＋−ランジスタ（２０）とＮチャンネ
ルＭＯＳトランジスタ（２４）で構成される駆動能力の
大きいバッファ用インバータを通り、出力パッド（２８
）に接続している。又第４図の（３２）のプラス給電用
配線層は、第１図の（１）のプラス給電用配線層に接続
され、又第４図の（３３）のグランド給電用配線層は、
第ｌ図の（２）のグランド給電用配線層に接続している
。第２図の基本素子の中で、人カバッファ用の（１７）
と（２１）は、人力用の動作電圧を決める為、比較的小
さなトランジスタで構成している。それに比較して、出
力バッファ回路の最終段用トランジスタ（２０），　（
２４）は、大きな駆動能力を持つ為、大きな寸法で構成
している。第５図は、基本素子で構成される内部基本セ
ルを表わす。内部基本素子セルは、ＰチャンネルＭＯＳ
Ｉ−ランジスタとＮチャンネルＭＯＳトランジスタで構
或する。第６図は、内部基本セルの回路配線層を切り換
えて、２人力ＮＡＮＤ回路を構或する場合の接続方法で
ある。この様な回路配線層の切り換えで、任意の回路（
フリップフロップ、ゲート等）が構成出来る。又、第６
図の（３４）のプラス給電用配線層は、第１図の（９）
，　ｏ１）のプラス給電用配線層に接続し、第６図の（
３５）のグランド給電用配線層は、第１図の（１０），
　（１２）のグランド給電用配線層に接続している。内
部基本セルを給電する−９ １０ 為の給電用配線層は、第１図の（９），　（１０）に示
す様な、基本セル配列内に横方向に対で通っていると同
時に、内部セルの回路の各部のプラス給電電位とグラン
ド給電電位をそれぞれ均一化する為、縦方向に第ｌ図の
（１１），　（１２）の様にプラス給電用配線層とグラ
ンド給電用配線層が、対で通っており、横方向に通る給
電用配線層と、縦方向に通る給電用配線層は、電位を均
一化する目的で、プラスとプラスが、グランドとグラン
ドが結線されている。

すなわち、内部給電用配線層であるところのプラス給電
用配線層と、グランド給電用配線層は互い違いに縦横格
子状に構成している。

第１図のｌ組の給電用配線層の内＜１）は、（１６）の
プラス給電用電極パッドを通して、外部細線で、外部電
源のプラス側へ接続され、給電用配線層の（２）は、（
１５〉のグランド給電用電極パッドを通して、外部細線
で、外部電源のグランド側へ接続される。

又、別の１　｝Ｊｌの給電用配線層は、同様に、（３）
は（１４）へ、（４）は（１３）へと接続され、同様に
外部電源に接続する。給電用電極パッドは、人出力用基
本素子セル部分に、幅の広い給電用配線層で構成されて
おり、人出力バッファ回路と同様に任意の位置に設定す
ることが出来る。第１図の給電用配線層（１），　（２
），　（３），　（４），　（９），　（１０），（１
１）．（１１）．　（１２）はＡｆｉ等で構或され、（
１），・（２）は出力バッファ回路を給電する為、回路
配線層より幅の広い配線層で構成する。

（３），　（４）は、人カバッファ回路と内部基本セル
を給電する為、やはり比較的幅の広い配線層で構戒する
。（９），　（１０），　（１１），　（１２）の内部
給電配線層は、（１），　（２），　（３），　（４）
の配線よりも細くて可能であるが、回路配線層よりは幅
を広くする。ここで、回路配線層と給電用配線層は、半
導体集゛積回路の製造工程の中で、同一マスクにより、
配線している。この様にして、第１図の（１），　（２
）の組の出力バッファ回路を給電する為の給電用配線層
と、（３），　（４）の組の人カバッファ回路と内部の
回路を給電する為の給電用配線を分離すると、出力バッ
ファ回路で発生するノイズは、入カバッファ回路や内部
回路に影響をおよぼさない。この場合、第ｌ図において
、（ｌ４）と（１６），　（１３）と（１５）の様に電
極パッドを別々にして、外部電源へ接続しているが、（
１４）と（１６）を、（１３）と（１５）を、それぞれ
同一電極パッドして外部電源へ接続しても、半導体集積
回路内の素子を給電する配線層が違う為に、効果がある
。

〔発明の効果〕

以上述べて来た様に、大電流を駆動する様な出カバッフ
ァ回路を給電する給電用配線層と、小電流である入カバ
ッファ回路、内部回路等を給電する配線層を分ける事に
より、出力バッファ回路に発生するノイズの影響を人カ
バッファ回路、内部回路等におよぼさない様な装置、す
なわち給電する基本素子の大小により、給電用配線層を
分ける事により、良好な半導体集積回路装置が得られる
。

【図面の簡単な説明】

第１図は、本発明による大規模集積回路チップの全体的
な概略図。 （１）・・・　プラス給電用（ＶＤＤ）配線層（２）・
・・　グランド給電用（Ｖｓｓ）配線層（３）・・・　
プラス給電用（ＶＤＤ）配線層（４）・・・　グランド
給電用（Ｖｓｓ）配線層（５）・・・　人出力用電極パ
ッド （６）・・・　入出力用基本素子セル （７）・・・　内部基本素子セルの配列領域（８）・・
・　チャンネル配線領域 （９）・・・　内部基本素子のプラス給電用配線層（１
０　　・・・　内部基本素子のグランド給電用配線層（
１１　　・・・　内部基本素子プラス給電用配線層（１
２　　・・・−内部基本素子グランド給電用配線層（１
３　　・・・　内部グランド給電用電極パッド（１４　
　・・・　内部プラス給電用電極パッド（１５）・・・
　グランド給電用電極パッド（１６）・・・　プラス給
電用電極パッド第２図は、基本素子で構成される入出力
用基本セル図。 （１７）・・・　レベル変換人カバッファ回路用Ｐチャ
ンネルＭＯＳＩ−ランジスタ （１８）・・・　人カバッフ１回路用ＰチャンネルＭＯ
Ｓトランジスタ １３ １４ （１９）・・・　出力ハッファ回路用の初段のＰチャン
ネルＭＯＳＩランジスタ （２０）・・・　出力バソファ回路用の終段の駆動能力
の大きいＰチャンネルＭＯＳ｝ランジスタ （２ｌ）・・・　レベル変換人力ハッファ回路用Ｎチャ
ンネルＭＯＳトランジスタ （２２）・・・　バッファ回路用ＮチャンネルＭＯＳ｝
ランジスタ （２３）・・・　出力ハッファ回路用の初段のＮチャン
ネルＭＯＳトランジスタ （２４）・・・　出力バッファ回路用の終段の駆動能力
の大きいＮチャンネルＭＯＳトランジスタ （２５）・・・　人出力用ハッファ回路と内部基本素子
から構成される回路を接続する配線層 （２６）・・・　静電気保護回路用基本素子（２７）・
・・　静電気保護回路用基本素子（２８）・・・　人出
力兼用パッド電極第３図は、基本素子の接続で構成され
る入カハッファ回路図。 （２８）・・・　人力パッド電極 （２９）・・・　入カバッファ回路のプラス給電用配線
層 （３０）・・・　入カバッファ回路のグランド給電用配
線層 （３１）・・・　入カバッファ回路から内部基本素子へ
接続される配線層 第４図は、基本素子の接続で構成される出力ハツア回路
図。 （２８）・・・　出力パッド電極 （３１）・・・　内部回路から出力バッファ回路へ接続
される配線層 （３２）・・・　出力バッファ回路のプラス給電用配線
層 （３３）・・・　出力バッファ回路のグランド給電用配
線層 第５図は、基本素子で構成される内部基本セル図。 第６図は、内部基本セルで構成される２人力ＮＡＮＤ回
路図。 （３４）・・・　内部基本素子を給電するプラス給電用
配線層 （３５）・・・　内部基本素子を給電するグランド給電
用配線層 第７図は、従来の大規模集積回路チップの全体的な概略
図。 第８図は、出力バッファ回路の出力波形図。 第９図は、プラス給電用配線層に発生するノイズ波形図
。 （３６）・・・　ノイズ波形のマイナス部分（電圧下降
部分）の大きさ （３７）・・・　ノイズ波形のプラス部分（電圧上降部
分）の大きさ 第１０図は、出力ハッファの同時変化数対ノイズ（ＶＤ
Ｄ）の大きさの関係図。 （３８）・・・　出力バッファの同時変化数とノイズの
プラス（電圧上昇部分）の大きさの関係（３９）・・・
　出力バッファの同時変化数とノイズのマイナス（電圧
の下降部分）の大きさの関係 （４０）・・・　出力バッファ回路が８本同時に立ち上
り変化した時の給電配線層の電圧上昇部分。＋〇．２Ｖ （４１）・・・　出力ハッファ回路が８本同時に立ち下
り変化した時の給電配線層の電圧下降部分。−０．２■ 以　　　上

Claims (2)

【特許請求の範囲】
1. （１）複数の基本素子集合が配列され、配線層により該
   基本素子間が接続されてなる半導体集積回路装置におい
   て、基本素子に電源を給電する配線層が、該基本素子で
   構成される半導体集積回路装置である半導体チップ上の
   外周にそって、第１の電位給電用配線層と、第２の電位
   給電用配線層を１対として、２組以上の給電用配線層を
   持つことを特徴とする半導体集積回路装置。
2. （２）前記２組以上の給電用配線層の内の各１組の給電
   用配線層は、他の１組の給電用配線層とは互いに異なる
   基本素子に給電する配線層を構成することを特徴とする
   特許請求の範囲第１項記載の半導体集積回路装置。