JPS6070845A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPS6070845A JPS6070845A JP58178624A JP17862483A JPS6070845A JP S6070845 A JPS6070845 A JP S6070845A JP 58178624 A JP58178624 A JP 58178624A JP 17862483 A JP17862483 A JP 17862483A JP S6070845 A JPS6070845 A JP S6070845A
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- Japan
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- circuit
- control circuit
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Links
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- 238000000354 decomposition reaction Methods 0.000 claims abstract description 23
- 238000012546 transfer Methods 0.000 claims abstract description 17
- 230000005540 biological transmission Effects 0.000 claims description 12
- 239000006185 dispersion Substances 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は通信制御装置、特に受信側の制御信号を送信側
の制御回路の入力とする通信制御装置に関する。
の制御回路の入力とする通信制御装置に関する。
従来の通信制御装置は、上位装置からのパラレル入力デ
ータを１郵へのシリアル出力データに変換する文字分解
部分と回線からのシリアル入力データを上位装置へのパ
ラレル出力データに変換する文字組立部分とから構成さ
れておｐ、文字の分解と組立とを独立に並行処理してい
た。し／こがって、上位装置のデータ転送に関する処理
能力が大きい場合には問題ないが、小さい場合はオーバ
ーランエラー及びアンダーランエラーの発生を防止する
ため分解部及び組立部の両者に先入れ先出し方式の一時
記憶回路を挿入する等の構成で対処する心安がう凱ハー
ドウェア量が増えるという欠点があった。
ータを１郵へのシリアル出力データに変換する文字分解
部分と回線からのシリアル入力データを上位装置へのパ
ラレル出力データに変換する文字組立部分とから構成さ
れておｐ、文字の分解と組立とを独立に並行処理してい
た。し／こがって、上位装置のデータ転送に関する処理
能力が大きい場合には問題ないが、小さい場合はオーバ
ーランエラー及びアンダーランエラーの発生を防止する
ため分解部及び組立部の両者に先入れ先出し方式の一時
記憶回路を挿入する等の構成で対処する心安がう凱ハー
ドウェア量が増えるという欠点があった。
本発明の目的は、文字分解部にのみ必要最少限度の先入
れ先出し方式の一時記憶回路を挿入することにより上記
欠点を除去し、ハードウェアの増量が少ない通信制御装
備を提供することにある。
れ先出し方式の一時記憶回路を挿入することにより上記
欠点を除去し、ハードウェアの増量が少ない通信制御装
備を提供することにある。
本発明によ、れば１回線からのビットシリアル入力デー
タを受信しパラレル出力データに変換する文字組立回路
と、該文字組立回路の出力を受信し現在組立中のデータ
を上位装置に転送すべきが否かを決定する制御及び上位
装置とのデータ転送制御を行う文字組立制御回路と、該
文字組立制御回路から前記上位装置とのデータ転送を心
安とする受信文字の組立中であることを示す信号を受け
た時に該上位装置への送信文字の転送安求時刻及び該上
位装ｆｋからの送信データの分解開始時刻を制御する文
字分解制御回路と、前記上位装置がらのパラレル入力デ
ータを先入れ先出し方式で一時記憶する回路と、前記上
位装置からのパラレル入力データを前記回線へのビット
シリアル出力データに分解する文字分解回路とを具備し
、前記文字組立制御回路及び文字組立回路が前記上位装
置へのデータ転送を必要とするシリアルデータ入力中に
前記文字組立制御回路から前記文字分解制御回路に対す
る信号線の極性を物足状態にすることにより該文字分解
制御回路（廿その移住を判定し前記上位装置への送信文
字の転送安来時刻及び前記文字分解回路への送信データ
の分解開始時刻の制御を行うことを特徴とする逆信制御
装齢が得られる。
タを受信しパラレル出力データに変換する文字組立回路
と、該文字組立回路の出力を受信し現在組立中のデータ
を上位装置に転送すべきが否かを決定する制御及び上位
装置とのデータ転送制御を行う文字組立制御回路と、該
文字組立制御回路から前記上位装置とのデータ転送を心
安とする受信文字の組立中であることを示す信号を受け
た時に該上位装置への送信文字の転送安求時刻及び該上
位装ｆｋからの送信データの分解開始時刻を制御する文
字分解制御回路と、前記上位装置がらのパラレル入力デ
ータを先入れ先出し方式で一時記憶する回路と、前記上
位装置からのパラレル入力データを前記回線へのビット
シリアル出力データに分解する文字分解回路とを具備し
、前記文字組立制御回路及び文字組立回路が前記上位装
置へのデータ転送を必要とするシリアルデータ入力中に
前記文字組立制御回路から前記文字分解制御回路に対す
る信号線の極性を物足状態にすることにより該文字分解
制御回路（廿その移住を判定し前記上位装置への送信文
字の転送安来時刻及び前記文字分解回路への送信データ
の分解開始時刻の制御を行うことを特徴とする逆信制御
装齢が得られる。
次に本発明について図面を参照して詳細に説明する。
図は本発明の通信制御装動の一実施例を示すブロック図
である。同図において、上位装ｂ−１と接続される通信
制御装すは、先入れ先出し一時記憶回路２１文字分解回
路３９文字分解制御回路４゜文字組立制御回路５．受信
文字記憶回路６２文字組立回路７を含んで構成される。
である。同図において、上位装ｂ−１と接続される通信
制御装すは、先入れ先出し一時記憶回路２１文字分解回
路３９文字分解制御回路４゜文字組立制御回路５．受信
文字記憶回路６２文字組立回路７を含んで構成される。
文字組立回路７は接続線１７を介して入力される回線か
らのビットシリアルデータをパラレルデータに組立てる
と共に同期文字以外の受信データの場合は接続線１９を
介して文字組立制御回路５に受信データ組立完了を報告
する。受信文字記憶回路６は接続線２０を介して文字組
立制御回路５からデータ受入を指示されたとき、接続線
１６を介して文字組立回路７からの受信文字を記憶する
。文字組立制御回路５は接続＃ｊ１９を介して同期文字
以外の前記受信データ組立完了の報告を受けたとき上位
装置１に対して接続線１４を介して受信文字の引取υ安
来及び確認の動作を行った後接続線２０を介して受信文
字記憶回路６に対し受信データを接続線１５に出力する
よう指示する。文字分解制御回路４は接続線１３を介し
て上位装置１に対して回線へ送信すべきデータがあるか
否かの問合せを行い、上位装置＃１はその間合せに対し
て送信データがある場合は接続線１３を介して文字送信
の指示を出すと共に接続線工０にパラレルデータをのせ
る。先入れ先出し一時記憶回路２は接続線２１を介して
文字分解制御回路４からのデータ入出力指示を受け先入
れ先出し方式で接続線１０を介して入力する前記送信デ
ータを一時記憶し接続線１１にパラレルデータ金のせる
。文字分解回路３は接続線２２を介して文字分解制御回
路４から文字分解開始の指示があるまでは同期文字を、
また該指示があった後は接続線１１からの送信データ（
パラレルデータ）をビットシリアルデータに分解して接
続線１２を介して回線へ送信する。なお接続線１８は文
字組立回路７が同期文字以外のデータ受信状態であるこ
とを示す信号を文字組立制御回路５から文字分解制御回
路４へ伝える信号線である。
らのビットシリアルデータをパラレルデータに組立てる
と共に同期文字以外の受信データの場合は接続線１９を
介して文字組立制御回路５に受信データ組立完了を報告
する。受信文字記憶回路６は接続線２０を介して文字組
立制御回路５からデータ受入を指示されたとき、接続線
１６を介して文字組立回路７からの受信文字を記憶する
。文字組立制御回路５は接続＃ｊ１９を介して同期文字
以外の前記受信データ組立完了の報告を受けたとき上位
装置１に対して接続線１４を介して受信文字の引取υ安
来及び確認の動作を行った後接続線２０を介して受信文
字記憶回路６に対し受信データを接続線１５に出力する
よう指示する。文字分解制御回路４は接続線１３を介し
て上位装置１に対して回線へ送信すべきデータがあるか
否かの問合せを行い、上位装置＃１はその間合せに対し
て送信データがある場合は接続線１３を介して文字送信
の指示を出すと共に接続線工０にパラレルデータをのせ
る。先入れ先出し一時記憶回路２は接続線２１を介して
文字分解制御回路４からのデータ入出力指示を受け先入
れ先出し方式で接続線１０を介して入力する前記送信デ
ータを一時記憶し接続線１１にパラレルデータ金のせる
。文字分解回路３は接続線２２を介して文字分解制御回
路４から文字分解開始の指示があるまでは同期文字を、
また該指示があった後は接続線１１からの送信データ（
パラレルデータ）をビットシリアルデータに分解して接
続線１２を介して回線へ送信する。なお接続線１８は文
字組立回路７が同期文字以外のデータ受信状態であるこ
とを示す信号を文字組立制御回路５から文字分解制御回
路４へ伝える信号線である。
続いて本実施例における同期文字及びデータの送受信状
態の遷移について説明する。
態の遷移について説明する。
文字分解制御回路４は接続線１８により文字組立制御回
路５の状態を知ることにより以下に示す手順で上位装置
１が処理能力不足でもオーバーラン及びアンダーランの
発生を防止する。すなわち、文字組立制御回路５が同期
文字受信状態を示したときに上位装置１からの送信指示
があると、数文字の送信データを回線への１文字送信に
必要な時間又はそれ以下の間隔で先入れ先出し一時記憶
回路２に記憶させ、その記憶完了後データ送信状態に遷
移する。また文字組立制御回路５がデータ受信状態を示
したときに同様に上位装置１からの送信指示があると、
数文字の送信データを回線への１文字送信に心安な時＋
’＝」の数倍の間隔で先入れ先出し一時記憶回路２に記
憶させてからデータ送信状態に遷移するう 本実施例では１回線から供給されるシリアル入力データ
の組立て判定全行い上位装置１へ転送すべき入力データ
の組立中を示す信号を上位装置１からのパラレル入力デ
ータの転送及び回線へのシリアル出力データへの変換を
行う文字分解制御回路４へ供給し、上位装置１へ転送す
べきシリアル入力データ組立中には上位装置から先入れ
先出し一時記憶回路２へのパラレル入力データの転送時
刻を通常よりも遅くすることにより転送間隔を長くシ、
また文字分解の開始時刻を通常よりも遅くすることより
文字分解回路３が心安とするパラレル入力データの心安
時刻を通常よりも遅らせる制御が行われる。
路５の状態を知ることにより以下に示す手順で上位装置
１が処理能力不足でもオーバーラン及びアンダーランの
発生を防止する。すなわち、文字組立制御回路５が同期
文字受信状態を示したときに上位装置１からの送信指示
があると、数文字の送信データを回線への１文字送信に
必要な時間又はそれ以下の間隔で先入れ先出し一時記憶
回路２に記憶させ、その記憶完了後データ送信状態に遷
移する。また文字組立制御回路５がデータ受信状態を示
したときに同様に上位装置１からの送信指示があると、
数文字の送信データを回線への１文字送信に心安な時＋
’＝」の数倍の間隔で先入れ先出し一時記憶回路２に記
憶させてからデータ送信状態に遷移するう 本実施例では１回線から供給されるシリアル入力データ
の組立て判定全行い上位装置１へ転送すべき入力データ
の組立中を示す信号を上位装置１からのパラレル入力デ
ータの転送及び回線へのシリアル出力データへの変換を
行う文字分解制御回路４へ供給し、上位装置１へ転送す
べきシリアル入力データ組立中には上位装置から先入れ
先出し一時記憶回路２へのパラレル入力データの転送時
刻を通常よりも遅くすることにより転送間隔を長くシ、
また文字分解の開始時刻を通常よりも遅くすることより
文字分解回路３が心安とするパラレル入力データの心安
時刻を通常よりも遅らせる制御が行われる。
以上の説明により明らかなように本発明の通信制御装置
によれば、文字分解部にのみ心安最少限の先入れ先出し
方式の一時記憶回路を挿入し１文字組立制御回路及び文
字組立回路が上位装置へのデータ転送を心安とするシリ
アルデータ入力中に前記文字組立制御回路からＡｉＪ記
文字分解制御回路に対する信号線の極性を特定状態にす
ることにより該文字分解制御回路はその極性を判定し前
記上位装置へのパラレル入力データの転込女求時刻及び
前記文字分解回路への文字分解開始時刻を制御するので
、ハードウェア蚕を少なくすることができるという効果
が生じる。
によれば、文字分解部にのみ心安最少限の先入れ先出し
方式の一時記憶回路を挿入し１文字組立制御回路及び文
字組立回路が上位装置へのデータ転送を心安とするシリ
アルデータ入力中に前記文字組立制御回路からＡｉＪ記
文字分解制御回路に対する信号線の極性を特定状態にす
ることにより該文字分解制御回路はその極性を判定し前
記上位装置へのパラレル入力データの転込女求時刻及び
前記文字分解回路への文字分解開始時刻を制御するので
、ハードウェア蚕を少なくすることができるという効果
が生じる。
図は本発明の通信制御装置の一実施例を示すブロック図
である。
である。
Claims (1)
- 【特許請求の範囲】 回線からのビットシリアル入力データを受信しパラレル
出力データに変換する文字組立回路と。 該文字組立回路の出力を受信し現在組立中のデータを上
位装置に転送すべきか否かを決定する制御及び上位装置
とのデータ転送制御を行う文字組立制御回路と、該文字
組立制御回路から前記上位装置とのデータ転送を必俣と
する受信文字の組立中であることを示す信号を受けた時
に該上位装置への送信文字の転送表求時刻及び該上位装
りからの送信データの分解開始時刻を制御する文字分解
制御回路と、前記上位装置からのパラレル入力データを
先入れ先出し方式で一時記憶する回路と、前記上位装置
からのパラレル入力データを前記回線へのど、トシリア
ル出力データに分解する文字分解回路とを具備し、前記
文字組立制御回路及び文字組立回路が前記上位装置への
データ転送を公表とするシリアルデータ入力中に前記文
字組立制御回路から前記文字分解制御回路に対する信号
線の極性を特定状態にすることにより該文字分解制御回
路はその極性を判定し前記上位装置への送信文字の転送
散求時刻及び前記文字分解回路への送信データの分解開
始時刻の制御を行うことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178624A JPS6070845A (ja) | 1983-09-27 | 1983-09-27 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178624A JPS6070845A (ja) | 1983-09-27 | 1983-09-27 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070845A true JPS6070845A (ja) | 1985-04-22 |
Family
ID=16051700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178624A Pending JPS6070845A (ja) | 1983-09-27 | 1983-09-27 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070845A (ja) |
-
1983
- 1983-09-27 JP JP58178624A patent/JPS6070845A/ja active Pending
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