JPS607149A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS607149A JPS607149A JP11380683A JP11380683A JPS607149A JP S607149 A JPS607149 A JP S607149A JP 11380683 A JP11380683 A JP 11380683A JP 11380683 A JP11380683 A JP 11380683A JP S607149 A JPS607149 A JP S607149A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トランジスタ、ダイオード、抵抗。
コンデンサ等の機能素子およびこれらを接続する配線な
どが塔載される半導体装置の製造方法に関する。更に詳
しく述べると、該半導体装置に用いられる半導体基板に
、配線のための金属が埋め込まれた穴を設ける方法に関
するものである。
どが塔載される半導体装置の製造方法に関する。更に詳
しく述べると、該半導体装置に用いられる半導体基板に
、配線のための金属が埋め込まれた穴を設ける方法に関
するものである。
従来の半導体集積回路は、半導体基板の一方の（１）
面に機能素子を平面的に配置し、各機能素子間の配線を
行なうことにより、所望のシステムを構築するか、ある
いは所望の動作機能を満足していた。
行なうことにより、所望のシステムを構築するか、ある
いは所望の動作機能を満足していた。
ところが、これらの集積回路をさらに大規模化、多機能
化するためには、従来の平面的配置から立体的配置に拡
張する必要がある。例えば、半導体基板の一方の面に光
、圧力、温度等を検出するセンサを設け、他方の面にセ
ンサ出力を信号処理する回路を設ければモノリシック・
センサ集積回路等の小形化、多機能化が達成される。他
の例としては、従来の半導体集積回路を複数個用い、こ
れを重ね合せた構造の集積回路が考えられる。この様な
集積回路では、高集積化が得られるばかりか、信号処理
能力の大規模化、信号処理スピードの高速化、あるいは
多機能等、優れた性能が得られる。
化するためには、従来の平面的配置から立体的配置に拡
張する必要がある。例えば、半導体基板の一方の面に光
、圧力、温度等を検出するセンサを設け、他方の面にセ
ンサ出力を信号処理する回路を設ければモノリシック・
センサ集積回路等の小形化、多機能化が達成される。他
の例としては、従来の半導体集積回路を複数個用い、こ
れを重ね合せた構造の集積回路が考えられる。この様な
集積回路では、高集積化が得られるばかりか、信号処理
能力の大規模化、信号処理スピードの高速化、あるいは
多機能等、優れた性能が得られる。
これらの集積回路を実現するためには、半導体基板の両
方の面を電気的に接続したり、あるいは各層間を電気的
に接続する縦配線が必要である。
方の面を電気的に接続したり、あるいは各層間を電気的
に接続する縦配線が必要である。
本発明は、上記縦配線を実現するための穴を集積回路に
用いられる半導体基板に形成する方法を（２） 提供するものである。
用いられる半導体基板に形成する方法を（２） 提供するものである。
本発明によれば、表面に機能素子及び配線が形成された
半導体基板の前記の素子及び配線のない部分に前記素子
や配線の深さより深い穴または貫通孔を設け、この穴ま
たは貫通孔の内壁に絶縁膜を形成し、少なくともこの絶
縁膜表面に導電材料を形成することを特徴とする半導体
装置の製造方法が得られる。
半導体基板の前記の素子及び配線のない部分に前記素子
や配線の深さより深い穴または貫通孔を設け、この穴ま
たは貫通孔の内壁に絶縁膜を形成し、少なくともこの絶
縁膜表面に導電材料を形成することを特徴とする半導体
装置の製造方法が得られる。
以下、図面を用いて本発明の詳細な説明する。
第１図から第５図は、本発明による製造工程の流れを示
したものである。第１図は、既に知られている製造方法
によって製造されたＭＯ８集積回路の一部を示す断面図
である。１はシリコン等の半導体基板、３は素子分離領
域を形成する二酸化シリコン等の第１の絶縁層、５は導
電性ポリシリコン等で形成されるＭＯ８形電界効果形ト
ランジスタ（ＭＯＳＦＥＴ）のゲート電極、６及び６′
は、半導体基板１と反対の導電性をもつ低抵抗拡散層で
形成されるＭＯＳＦＥＴのソースもしくはドレイン、７
は二酸化シリコン等で形成されるゲート絶縁膜（３） である。４は、ＭＯＳＦＥＴ等を保護する二酸化シリコ
ン等の第２の絶縁層である。第１図の構造を用いて、第
２の絶縁Ｎ４及び第１の絶縁層３の一部分を順に開口し
、更に該開口部の半導体基板１の一部分を除去すれば、
第２図に示される様な穴２が形成される。この穴２の深
さはＭＯ８’Ｆ”ＥＴのソース、ドレインより深い。該
開口部の形成方法の一例として、絶縁層３及び４が二酸
化シリコンの場合、写真喰刻技術でパターン化されたフ
ォトレジスト等をマスクとして用いてん酸等によるウェ
ットエツチングや四ん化炭素ガス−こよるドライエツチ
ングを行なう方法があげられる。また、該開口部の半導
体基板１の除去方法の一例として、前記第１．第２の絶
縁層をそのままマスクとして用いて、７メ酸、硝酸、酢
酸の混合液等を用いたウェットエツチングや前記フォト
レジストや第１゜第２の絶縁層をマスクとした四塩化炭
素ガスによるドライエツチングを行なう方法があげられ
る。
したものである。第１図は、既に知られている製造方法
によって製造されたＭＯ８集積回路の一部を示す断面図
である。１はシリコン等の半導体基板、３は素子分離領
域を形成する二酸化シリコン等の第１の絶縁層、５は導
電性ポリシリコン等で形成されるＭＯ８形電界効果形ト
ランジスタ（ＭＯＳＦＥＴ）のゲート電極、６及び６′
は、半導体基板１と反対の導電性をもつ低抵抗拡散層で
形成されるＭＯＳＦＥＴのソースもしくはドレイン、７
は二酸化シリコン等で形成されるゲート絶縁膜（３） である。４は、ＭＯＳＦＥＴ等を保護する二酸化シリコ
ン等の第２の絶縁層である。第１図の構造を用いて、第
２の絶縁Ｎ４及び第１の絶縁層３の一部分を順に開口し
、更に該開口部の半導体基板１の一部分を除去すれば、
第２図に示される様な穴２が形成される。この穴２の深
さはＭＯ８’Ｆ”ＥＴのソース、ドレインより深い。該
開口部の形成方法の一例として、絶縁層３及び４が二酸
化シリコンの場合、写真喰刻技術でパターン化されたフ
ォトレジスト等をマスクとして用いてん酸等によるウェ
ットエツチングや四ん化炭素ガス−こよるドライエツチ
ングを行なう方法があげられる。また、該開口部の半導
体基板１の除去方法の一例として、前記第１．第２の絶
縁層をそのままマスクとして用いて、７メ酸、硝酸、酢
酸の混合液等を用いたウェットエツチングや前記フォト
レジストや第１゜第２の絶縁層をマスクとした四塩化炭
素ガスによるドライエツチングを行なう方法があげられ
る。
次に第３図に示す様に前記穴２の側面及び底面に二酸化
シリコン等の絶縁膜９を形成する。絶縁（４） 膜９の形成方法として、熱酸化法や前記低抵抗拡散層の
深さを制御する工程である押し込み酸化と同時に熱酸化
してしまう方法や二酸化シリコン等の化学的気相成長法
（ＣＶＤ法）を用いる。この後、第４図に示す様に、絶
縁膜９で覆われた穴２の内部にアルミニウム等の導電材
料８を埋め込む。この−例として、導電材料の選択エツ
チング法が考えられる。本方法では、まずスパッタ法等
を用いて全面に厚く形成したアルミニウム等の導電材料
の上に、フォトレジスト等をスピン塗布する。この結果
、穴２の部分の前記フォトレジストの膜厚が他の部分に
比べて厚くなる。従うて一様に前記フォトレジストをド
ライエツチングすれば、穴２の部分のフォトレジストを
残したまま、他の部分のフォトレジストが除去される。
シリコン等の絶縁膜９を形成する。絶縁（４） 膜９の形成方法として、熱酸化法や前記低抵抗拡散層の
深さを制御する工程である押し込み酸化と同時に熱酸化
してしまう方法や二酸化シリコン等の化学的気相成長法
（ＣＶＤ法）を用いる。この後、第４図に示す様に、絶
縁膜９で覆われた穴２の内部にアルミニウム等の導電材
料８を埋め込む。この−例として、導電材料の選択エツ
チング法が考えられる。本方法では、まずスパッタ法等
を用いて全面に厚く形成したアルミニウム等の導電材料
の上に、フォトレジスト等をスピン塗布する。この結果
、穴２の部分の前記フォトレジストの膜厚が他の部分に
比べて厚くなる。従うて一様に前記フォトレジストをド
ライエツチングすれば、穴２の部分のフォトレジストを
残したまま、他の部分のフォトレジストが除去される。
最後に、残ったフォトレジストをマスクに用いて、前記
導電材料をエツチングすれば、穴２の内部に導電材料８
を埋め込むことができる。この他に、通常の写真喰刻技
術を用いて穴２の部分にのみ導電材料を残す方法も可能
である。この場合、穴の大きさによつ（５） ては導電材料は穴２の側面及び底面にのみ形成され、穴
２が完全に埋まらない場合もあるが、それであっても後
に示す縦配線の機能は満足される。
導電材料をエツチングすれば、穴２の内部に導電材料８
を埋め込むことができる。この他に、通常の写真喰刻技
術を用いて穴２の部分にのみ導電材料を残す方法も可能
である。この場合、穴の大きさによつ（５） ては導電材料は穴２の側面及び底面にのみ形成され、穴
２が完全に埋まらない場合もあるが、それであっても後
に示す縦配線の機能は満足される。
更に、第５図に示す様に、ＭＯＳＦＥＴのソース。
ドレインあるいはゲートと後述する平面配線を電気的に
接続するコンタクトホールを形成し、導電物質を用いて
前記ＭＯ８ＦＥＴと前記縦配線間あるいは前記ＭＯ８Ｆ
ＥＴと他の機能素子間を接続する平面配線１０を形成す
る。コンタクトホールを開口する方法の一例として、４
及び７が例えば二酸化シリコンの場合、写真喰刻技術に
よりパターン化されたフォトレジスト等をマスクに、フ
ッ酸系のエツチング液でエツチングする方法等を用いる
。また、平面配線１０を形成する方法の一例として、ス
パッタ法等により形成されたアルミニウム等の導電物質
を、写真喰刻技術を用いてパターン化されたフォトレジ
ストをマスクに、加熱したリン酸を用いてエツチングす
る方法を用いる。
接続するコンタクトホールを形成し、導電物質を用いて
前記ＭＯ８ＦＥＴと前記縦配線間あるいは前記ＭＯ８Ｆ
ＥＴと他の機能素子間を接続する平面配線１０を形成す
る。コンタクトホールを開口する方法の一例として、４
及び７が例えば二酸化シリコンの場合、写真喰刻技術に
よりパターン化されたフォトレジスト等をマスクに、フ
ッ酸系のエツチング液でエツチングする方法等を用いる
。また、平面配線１０を形成する方法の一例として、ス
パッタ法等により形成されたアルミニウム等の導電物質
を、写真喰刻技術を用いてパターン化されたフォトレジ
ストをマスクに、加熱したリン酸を用いてエツチングす
る方法を用いる。
以上の工程を経た後、第６図に示す様に、シリコン等の
半導体基板１を裏面から除去し、絶縁膜（６） ９及び導電材料８で構成される穴２が飛び出す構造にす
る。この時、薄膜化された基板の強度を維持するために
、必要ならば第５図の構造の表面に、ワックスや接着剤
を用いてサファイヤ基板等の支持基板をはりつける。基
板除去法の一例として、力酸、硝酸、酢酸等の混合液等
を用いたウェットエツチングや、アンモニア系の溶液を
用いたポリッシング、あるいはこれらのくみあわせ等が
あげられる。更に、第７図に示す様に穴２の底面部分の
二酸化シリコン等の絶縁膜９をフッ酸系のエツチング液
を用いて除去する。この結果、薄くした半導体基板１の
表裏を貫通し、絶縁膜９で半導体基板１と絶縁された導
電材料８で構成される縦配線が形成される。第２図の穴
２の形成過程において、超音波ドリルやレーザドリルを
用いて穴を打ち抜く方法等を用いて該穴を貫通孔にすれ
ば、半導体基板１の裏面からのエツチング工程以後の工
程を経ることなく第７図の構造が得られる。
半導体基板１を裏面から除去し、絶縁膜（６） ９及び導電材料８で構成される穴２が飛び出す構造にす
る。この時、薄膜化された基板の強度を維持するために
、必要ならば第５図の構造の表面に、ワックスや接着剤
を用いてサファイヤ基板等の支持基板をはりつける。基
板除去法の一例として、力酸、硝酸、酢酸等の混合液等
を用いたウェットエツチングや、アンモニア系の溶液を
用いたポリッシング、あるいはこれらのくみあわせ等が
あげられる。更に、第７図に示す様に穴２の底面部分の
二酸化シリコン等の絶縁膜９をフッ酸系のエツチング液
を用いて除去する。この結果、薄くした半導体基板１の
表裏を貫通し、絶縁膜９で半導体基板１と絶縁された導
電材料８で構成される縦配線が形成される。第２図の穴
２の形成過程において、超音波ドリルやレーザドリルを
用いて穴を打ち抜く方法等を用いて該穴を貫通孔にすれ
ば、半導体基板１の裏面からのエツチング工程以後の工
程を経ることなく第７図の構造が得られる。
本発明の応用例の１つとして、半導体基板の表と裏に機
能素子等を集積化した集積回路の模式図（７） を第８図に示す。２１は半導体基板、２２ 、２３はそ
れぞれトランジスタ、ダイオード、コンデンサや抵抗等
の機能素子あるいはこれを複数個含む回路等の第１の能
動層、及び第２の能動層である。２４はアルミニウム等
の導電材料で形成された縦配線、２５は縦配線と半導体
基板２１を絶縁する絶縁膜である。２６ 、２７はそれ
ぞれ２２と２４及び２３と２４を接続するアルミニウム
等の第１の平面配線及び第２の平面配線である。第８図
かられかる様に、第１の能動層と第２の能動層は、配線
２６ 、２４ 、２７を介して電気的に接続されている
。即ち、２個の集積回路が１枚の半導体基板に作られて
いるのと等価であるから、従来の集積回路に比べて２倍
高密匣化されている。第８図の他の応用例としては、光
、圧力や湿度等を検知するセンサを第１の能動層２２に
設け、この検出信号を処理する信号処理回路を第２の能
動４２３に設ける構造がある。例えば湿度センサを例に
とれば、対向する１組のポリシリコン等からなる電極と
、これらの電極間に充填されるスチレン・スルホン酸ソ
ーダ等の湿度に対して導（８） 電率が変化する高分子材料を第１の能動層に、前記導電
率の変化を検出し、増幅する様な信号処理回路を第２の
能動層とする構成が考えられる。この様な構造の湿度セ
ンサ集積回路は半導体基板２１が湿気の防止壁となり、
湿度に対する信号処理回路の変動、あるいは劣化を受け
ない。湿度センサに限らず、他のセンサにおいても、第
８図に示す構造のセンサ集積回路は、検出する対象（光
、圧力、湿度等）の影響を全く受けずにその信号処理回
路が同一半導体基板に形成できるから、小形化と多機能
化をはかることができる。
能素子等を集積化した集積回路の模式図（７） を第８図に示す。２１は半導体基板、２２ 、２３はそ
れぞれトランジスタ、ダイオード、コンデンサや抵抗等
の機能素子あるいはこれを複数個含む回路等の第１の能
動層、及び第２の能動層である。２４はアルミニウム等
の導電材料で形成された縦配線、２５は縦配線と半導体
基板２１を絶縁する絶縁膜である。２６ 、２７はそれ
ぞれ２２と２４及び２３と２４を接続するアルミニウム
等の第１の平面配線及び第２の平面配線である。第８図
かられかる様に、第１の能動層と第２の能動層は、配線
２６ 、２４ 、２７を介して電気的に接続されている
。即ち、２個の集積回路が１枚の半導体基板に作られて
いるのと等価であるから、従来の集積回路に比べて２倍
高密匣化されている。第８図の他の応用例としては、光
、圧力や湿度等を検知するセンサを第１の能動層２２に
設け、この検出信号を処理する信号処理回路を第２の能
動４２３に設ける構造がある。例えば湿度センサを例に
とれば、対向する１組のポリシリコン等からなる電極と
、これらの電極間に充填されるスチレン・スルホン酸ソ
ーダ等の湿度に対して導（８） 電率が変化する高分子材料を第１の能動層に、前記導電
率の変化を検出し、増幅する様な信号処理回路を第２の
能動層とする構成が考えられる。この様な構造の湿度セ
ンサ集積回路は半導体基板２１が湿気の防止壁となり、
湿度に対する信号処理回路の変動、あるいは劣化を受け
ない。湿度センサに限らず、他のセンサにおいても、第
８図に示す構造のセンサ集積回路は、検出する対象（光
、圧力、湿度等）の影響を全く受けずにその信号処理回
路が同一半導体基板に形成できるから、小形化と多機能
化をはかることができる。
本発明の他の応用例として、前記実施例のようにして形
成した半導体装置と、通常の方法で形成した半導体集積
回路とを重ね合わせた構造の集積回路を第９図に示す。
成した半導体装置と、通常の方法で形成した半導体集積
回路とを重ね合わせた構造の集積回路を第９図に示す。
１０１は第１層目の半導体基板、１０２ ハＭＯ８ＦＥ
Ｔ （７）ゲート絶縁膜、１０３はＭＯＳＦＥＴのゲー
ト電極、１（１４，１０５はＭＯ８ＦＢ’ｒのソース、
もしくはドレインである。１０６，１０７はそれぞれ１
０５．１０４に接続された第１層目の平面配線である。
Ｔ （７）ゲート絶縁膜、１０３はＭＯＳＦＥＴのゲー
ト電極、１（１４，１０５はＭＯ８ＦＢ’ｒのソース、
もしくはドレインである。１０６，１０７はそれぞれ１
０５．１０４に接続された第１層目の平面配線である。
１２０は１０６，１０７と１０１を絶縁する絶縁（９）
層である。一方、２０１は第２層目の半導体基板、２０
２はＭＯ８Ｆ’ＥＴのゲート絶縁膜、２０３はＭＯＳ−
ＦＥＴのゲート電極、２０４，２０５はＭＯＳＦＥＴの
ソース、もしくはドレインである。２０６．２０７はそ
れぞれ２０５．２０４に接続された第２層目の平面配線
である。また、２２０は２０６，２０７と２０１を絶縁
する絶縁層である。また、２１０は導電材料の縦配線、
２１１は２１０と２０１を絶縁する絶縁膜である。１０
８は金等の金属バンプで、２１０と１０８の接着を容易
にするために設けられている。また、１１０は１０２．
１０３゜１０４、１０５．１０６及び１０７を保護し、
これらと２０１の間の絶縁を行ない、更に放熱の機能を
果すダイヤモンド等の薄膜である。第１図から第７図ま
での製造工程を経て形成された第２層目の半導体基板２
０１は、半導体基板１０１と位置合せを行なった後に、
両者を拡散溶接等の手法を用いて接着する。
２はＭＯ８Ｆ’ＥＴのゲート絶縁膜、２０３はＭＯＳ−
ＦＥＴのゲート電極、２０４，２０５はＭＯＳＦＥＴの
ソース、もしくはドレインである。２０６．２０７はそ
れぞれ２０５．２０４に接続された第２層目の平面配線
である。また、２２０は２０６，２０７と２０１を絶縁
する絶縁層である。また、２１０は導電材料の縦配線、
２１１は２１０と２０１を絶縁する絶縁膜である。１０
８は金等の金属バンプで、２１０と１０８の接着を容易
にするために設けられている。また、１１０は１０２．
１０３゜１０４、１０５．１０６及び１０７を保護し、
これらと２０１の間の絶縁を行ない、更に放熱の機能を
果すダイヤモンド等の薄膜である。第１図から第７図ま
での製造工程を経て形成された第２層目の半導体基板２
０１は、半導体基板１０１と位置合せを行なった後に、
両者を拡散溶接等の手法を用いて接着する。
例えばアルミニウムを１０７及び２１０に用い、金属バ
ンプ１０８として金を用いた場合、３００℃に加熱して
１０１と２０１を約６０ｋｇ／ｃｍ”以上の圧力で押し
つければ２１０と１０７の境界付近が接着溶接されて、
（１０） 第１層目と第２層目が接着される。第７図に示されてい
る様に、第１層目のＭＯＳＦＥＴのソースもしくはドレ
イン１０４と第２層目のＭＯＳＦＥＴのソースもしくは
ドレイン２０４が電気的に接続されており、立体的なＭ
Ｏ８ＦＥＴ配置構造となっている。
ンプ１０８として金を用いた場合、３００℃に加熱して
１０１と２０１を約６０ｋｇ／ｃｍ”以上の圧力で押し
つければ２１０と１０７の境界付近が接着溶接されて、
（１０） 第１層目と第２層目が接着される。第７図に示されてい
る様に、第１層目のＭＯＳＦＥＴのソースもしくはドレ
イン１０４と第２層目のＭＯＳＦＥＴのソースもしくは
ドレイン２０４が電気的に接続されており、立体的なＭ
Ｏ８ＦＥＴ配置構造となっている。
例えば、１層目のＭＯＳ Ｆ’ Ｅ’］”をｎチャネル
ＭＯ８−ＦＢＴ とし、２層目をｐチャネルＭＯ８ＦＥ
Ｔとする。また、１０３と２０３を２１０と同一工程で
製造された縦配線を接続すれば、ＣＭＯＳインバータ回
路が実現できる。更に、第２層目の上に、第２Ｎ目とほ
ぼ同じ工程で製造された第３層目、第４層目。
ＭＯ８−ＦＢＴ とし、２層目をｐチャネルＭＯ８ＦＥ
Ｔとする。また、１０３と２０３を２１０と同一工程で
製造された縦配線を接続すれば、ＣＭＯＳインバータ回
路が実現できる。更に、第２層目の上に、第２Ｎ目とほ
ぼ同じ工程で製造された第３層目、第４層目。
・・・を重ね合わせれば、大規模集積回路が実現できる
。
。
以上、第１図から第７図に至る本発明の説明は既に知ら
れたＭＯ８ＦＥＴ集積回路の製造方法を一例として用い
たが、この他のｆ、ＦＥＴ 、あるいはバイポーラ・ト
ランジスタ等の他の半導体集積回路に関しても本発明は
適用できる。また、本発明の応用例も一例にすぎず、こ
れらの応用に限るものではない。また前記実施例では、
不純物が一様にドープされた半導体基板を用いたが、こ
れに限る必要はない。たとえば、低抵抗基板上にエピタ
キシャルで形成した半導体膜に機能素子を形成し、一方
式を基板に届くように形成すれば基板の除去が簡単にな
る。
れたＭＯ８ＦＥＴ集積回路の製造方法を一例として用い
たが、この他のｆ、ＦＥＴ 、あるいはバイポーラ・ト
ランジスタ等の他の半導体集積回路に関しても本発明は
適用できる。また、本発明の応用例も一例にすぎず、こ
れらの応用に限るものではない。また前記実施例では、
不純物が一様にドープされた半導体基板を用いたが、こ
れに限る必要はない。たとえば、低抵抗基板上にエピタ
キシャルで形成した半導体膜に機能素子を形成し、一方
式を基板に届くように形成すれば基板の除去が簡単にな
る。
第１図から第５図は、本発明による製造工程の流れの一
例を説明するための概略断面図である。 １は半導体基板、２は半導体基板上に形成された穴、３
及び３′は第１の絶縁層である。５．６と６′及び７は
それぞれＭＯＳＦＥＴのゲー）［極、ソースもしくはド
レイン、及びゲート絶縁膜である。 ４は第２の絶縁膜、８は導電材料、９は絶縁層、１０は
平面配線である。第６図、第７図は、半導体基板１の表
と裏を貫通する縦配線の形成方法の一例を説明するため
の概略断面図である。 第８図は、本発明の第１の応用例の概略断面図である。 第９図は、本発明の第２の応用例の概略断面図である。 １０１は第１層目の半導体基板、１０２，１０３゜１０
４ 、１０５はそれぞれ第１層目のＭＯＳＦＥＴを構成
するゲート絶縁膜、ゲート電極、ソース、ドレイン、１
０６．１０７は第１＃目の平面配線、１２１は第１層目
の半導体基板と平面配線の絶縁層である。 また、２０１は第２層目の半導体基板、２０２，２０３
゜２０４．２０５はそれぞれ第２＃目のＭＯＳＦＥＴを
構成するゲート絶縁膜、ゲート電極、２０６ 、２０７
は第２層目の平面配線、２２１は第２層目の半導体基板
と平面配線の絶縁を行なう絶縁層である。２１０は絶縁
Ｍ２１１で２０１と絶縁された縦配線である。１０Ｂは
金属バンブ、１１０は層間に充填する薄膜である。 （１３） 第１図 オ ２ 図 第３図 オ ４ 図 第５図 第６図 オフ図 ｏ ｌ 。 第８図 第９図
例を説明するための概略断面図である。 １は半導体基板、２は半導体基板上に形成された穴、３
及び３′は第１の絶縁層である。５．６と６′及び７は
それぞれＭＯＳＦＥＴのゲー）［極、ソースもしくはド
レイン、及びゲート絶縁膜である。 ４は第２の絶縁膜、８は導電材料、９は絶縁層、１０は
平面配線である。第６図、第７図は、半導体基板１の表
と裏を貫通する縦配線の形成方法の一例を説明するため
の概略断面図である。 第８図は、本発明の第１の応用例の概略断面図である。 第９図は、本発明の第２の応用例の概略断面図である。 １０１は第１層目の半導体基板、１０２，１０３゜１０
４ 、１０５はそれぞれ第１層目のＭＯＳＦＥＴを構成
するゲート絶縁膜、ゲート電極、ソース、ドレイン、１
０６．１０７は第１＃目の平面配線、１２１は第１層目
の半導体基板と平面配線の絶縁層である。 また、２０１は第２層目の半導体基板、２０２，２０３
゜２０４．２０５はそれぞれ第２＃目のＭＯＳＦＥＴを
構成するゲート絶縁膜、ゲート電極、２０６ 、２０７
は第２層目の平面配線、２２１は第２層目の半導体基板
と平面配線の絶縁を行なう絶縁層である。２１０は絶縁
Ｍ２１１で２０１と絶縁された縦配線である。１０Ｂは
金属バンブ、１１０は層間に充填する薄膜である。 （１３） 第１図 オ ２ 図 第３図 オ ４ 図 第５図 第６図 オフ図 ｏ ｌ 。 第８図 第９図
Claims (1)
- 表面に機能素子及び配線が形成された半導体基板の前記
の素子及び配線のない部分に前記素子や配線の深さより
深い穴または貫通孔を設け、この穴または貫通孔の内壁
に絶縁膜を形成し、少なくともこの絶縁膜表面に導電材
料を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11380683A JPS607149A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11380683A JPS607149A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607149A true JPS607149A (ja) | 1985-01-14 |
Family
ID=14621530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11380683A Pending JPS607149A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607149A (ja) |
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