JPS607152A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS607152A
JPS607152A JP58113754A JP11375483A JPS607152A JP S607152 A JPS607152 A JP S607152A JP 58113754 A JP58113754 A JP 58113754A JP 11375483 A JP11375483 A JP 11375483A JP S607152 A JPS607152 A JP S607152A
Authority
JP
Japan
Prior art keywords
semiconductor device
cage
lsi
package
present
Prior art date
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Pending
Application number
JP58113754A
Other languages
English (en)
Inventor
Mitsuaki Ishikawa
石川　光昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58113754A priority Critical patent/JPS607152A/ja
Publication of JPS607152A publication Critical patent/JPS607152A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H10W70/635—Through-vias

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に関し、特に・ぐツケージに設けら
れるコンタクト部を改良した半導体装置に係る。
〔発明の技術的背景〕
従来の半導体装置としては第１図に示す構造のものが知
られている。即ち１図中の１は半導体素子を収納したパ
ッケージである。このパッケージ１は半導体素子（図示
せず）が設置される四部を有するセラミジク製のノ！ツ
ケージ本体２と、この本体２の凹部に嵌合され半導体素
子を気密に封止するためのキャップ３とから構成されて
いる。また、前記パッケージ１の下面には該・ぐツケー
ジＩ内に収納された半導体素子を外部に接続するための
一ン（コンタクト部）４・・・が設けられている。
〔背景技術の問題点〕
しかしながら、従来の半導体装置においては。
内部に収納した半導体素子としてのＬＳＩが多ビン化す
ると、ビン数が増えるために、ピン間隔を狭くするが、
パッケージを大きくする必要がある。ピンの間隔を狭く
することは、当然、物理的なビン配置に限界が生じる。
一方、・セラケージ自身を大きくすると、印刷配線板上
に実装する際、実装密度が低下する欠点を招く。
〔発明の目的〕
本発明はフンタクト部の間隔の短縮化や・（ツケージの
面積増大を招くことなく、パッケージ内に多ビン化した
ＬＳ　Ｉ’ｅ収納し得る半導体装置を提供しようとする
ものである。
〔発明の概要〕
本発明は半導体素子（ＬＳＩ）等を収納したパッケージ
の両面にコンタクト部を設け、実質的なビン数を増やす
ことによって、既述した問題を解消してＬＳＩの多ピン
化に対応した半導体素子を得ることを骨子とするもので
ある。
〔発明の実施例〕
以下１本発明の実施例を第２図を参照して説明する。
図中の１１は図示しない多ビン型のＬＳＩを収納した・
ぐツケージである。この・やツケージ１ノはＬＳＩが設
置される凹部を有するセラミック製のノやツケージ本体
１２と、この本体１２の四部に嵌合され、ＬＳＩを気密
に封止するためのキャップ１３とから構成されている。
また。
前記・ぐツケージ１ノの上下面の周縁には該・ｆツケー
ジ１１内に収納されたＬＳＩを外部に接続するためのピ
ン（コンタクト部）１４８・・・。
１４ｂ・・・が突出して設けられている。
しかして１本発明の半導体装置はパッケージ１１の上下
面の周縁にコンタクト部としてのピン１４ａ・・・、１
４ｂ・・・を設けているため、従来の同一サイズにした
場合、２倍のビン数を確保できる。その結果、パッケー
ジ１１内に収納したＬＳＩの多ピン化に伴なってビン数
が増大しても、ピン１４ａ・・・、１４ｂ・・・の間隔
を狭くする必要がなく、シかもノ４ツケージ１１の面積
増大も回避できる。したがって、ビ／１４ａ・・・。
１４ｂ・・・の間隔を広くできることにより、ショー　
ト防止を図ることができ、かつノぐツケージ１ノの面積
増大を回避できることにより、印刷配線板への実装２２
度を向上できる。
なお、本発明１ｆＣ係る半導体装置は上記実施例に示す
構造に限らず、第３図（ａ）（ｂ）に示す如く・母ツケ
ーノ１１の上下面の周縁１ｃ　ｙｙメタンのコンタクト
部Ｊ４．Ｉ’・・・、１４ｖ・・・を設けた構造にして
もよい。
〔発明の効果〕
以上詳述した如く１本発明によればノ（ツケージ内に収
納する半導体素子パ゛多ビン化してもコンタクト部間の
ショート防止や印刷配線板への実装密度の向上を達成し
得る半導体装置を提供できる。
【図面の簡単な説明】
第１図は従来の半導体装置を示す斜視図、第２図は本発
明の一実施例を示す半導体装置の斜視図、第３図（ａ）
は本発明の他の実施例を示す半導体装置の斜視図、同図
（ｂ）は同図（ａ）の半導体装置の拡大側面図である。 １１・・・ノぐツケージ、１２・・・ノ臂ツケージ本体
。 １３・・・キャップ、１４ａ、１４ｂ、１４ａ’。 １４ｂ／・・・コンタクト部。

Claims (1)

    【特許請求の範囲】
  1. 半導体素子を収納した・やツケーゾと、この・平ツケー
    ジの両面に設けられたコンタクト部とを具備したことを
    特徴とする半導体装置。
JP58113754A 1983-06-24 1983-06-24 半導体装置 Pending JPS607152A (ja)

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JP58113754A JPS607152A (ja) 1983-06-24 1983-06-24 半導体装置

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62172756U (ja) * 1986-04-21 1987-11-02
US5041899A (en) * 1988-06-08 1991-08-20 Fujitsu Limited Integrated circuit device having an improved package structure
US6285079B1 (en) 1998-06-02 2001-09-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device employing grid array electrodes and compact chip-size package
KR100664795B1 (ko) 2002-12-30 2007-01-04 동부일렉트로닉스 주식회사 와이어 스택형 반도체 패키지 및 그 구조

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