JPS6072026A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6072026A JPS6072026A JP58179607A JP17960783A JPS6072026A JP S6072026 A JPS6072026 A JP S6072026A JP 58179607 A JP58179607 A JP 58179607A JP 17960783 A JP17960783 A JP 17960783A JP S6072026 A JPS6072026 A JP S6072026A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- register
- program counter
- clock generator
- boat
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3089—Monitoring arrangements determined by the means or processing involved in sensing the monitored data, e.g. interfaces, connectors, sensors, probes, agents
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明μマイクロコンピータに関シ、特にｌチップで構
成されるマイクロコンピュータに関する。
成されるマイクロコンピュータに関する。
ｌチップで構成されるマイクロコンピュータは、ＣＰＵ
１中心とする制御系がそのデバイス内で閉じている為、
外部とのデータの受渡し受取シの為の信号以外の内部制
御信号は、デバイス外からは知る事が不可能である。即
ち、内蔵ＲＯＭに従ったシーケンシャルな動作は、内部
ＣＰＵとプログラムカウンタによシ制御され５通常使用
状態では。
１中心とする制御系がそのデバイス内で閉じている為、
外部とのデータの受渡し受取シの為の信号以外の内部制
御信号は、デバイス外からは知る事が不可能である。即
ち、内蔵ＲＯＭに従ったシーケンシャルな動作は、内部
ＣＰＵとプログラムカウンタによシ制御され５通常使用
状態では。
実行されている正確なＲＯＭ番地、即ち、プログラム・
カウンタの値を知る手段はない。
カウンタの値を知る手段はない。
従来、ｌチップ・マイクロコンピュータの動作テス）ｋ
行なう場合、テスト用に設けられた端子全使用し、ンン
ダムロジソク部のテスト・ＲＡＭ部のデータ書込み、保
持テスト及びＲＯＭのデータ確認テスト全実施している
。基本的には、これらのテストにより％レジスタ、ＲＡ
Ｍ、アキュムレータ等に於ける全てのデータ列の組合せ
によシチェックを行なう必要があるが、ＬＳＩの集積度
の向上とコスト面でのテスト時間の制約の為、現状では
、実施が困難である。この為、テスト項目漏れによる不
良が発生した場合、その不良箇所の調査や、出荷試験の
為、ユーザーの使用状況と同一の回路装置に於いて実際
に内部の几ＯＭｉ実行させる事が必要となってくる。
行なう場合、テスト用に設けられた端子全使用し、ンン
ダムロジソク部のテスト・ＲＡＭ部のデータ書込み、保
持テスト及びＲＯＭのデータ確認テスト全実施している
。基本的には、これらのテストにより％レジスタ、ＲＡ
Ｍ、アキュムレータ等に於ける全てのデータ列の組合せ
によシチェックを行なう必要があるが、ＬＳＩの集積度
の向上とコスト面でのテスト時間の制約の為、現状では
、実施が困難である。この為、テスト項目漏れによる不
良が発生した場合、その不良箇所の調査や、出荷試験の
為、ユーザーの使用状況と同一の回路装置に於いて実際
に内部の几ＯＭｉ実行させる事が必要となってくる。
この場合、従来は、前述のようにＬＳＩ内部のプログラ
ムの実行箇所全外部から知る事が不可能であった為、内
部ＲＯＭに従って動作した時の外部への出力データ全Ｒ
ＯＭ内容のソースリスト七参照しながら調査を行なった
シ、良品サンプルとの出力データとの比較と行なうとｂ
う方法が取られていた。しかし、この様な方法でに明確
な不良箇所がつかみに＜＜、かつ膨大な時間が費される
という欠点があった。
ムの実行箇所全外部から知る事が不可能であった為、内
部ＲＯＭに従って動作した時の外部への出力データ全Ｒ
ＯＭ内容のソースリスト七参照しながら調査を行なった
シ、良品サンプルとの出力データとの比較と行なうとｂ
う方法が取られていた。しかし、この様な方法でに明確
な不良箇所がつかみに＜＜、かつ膨大な時間が費される
という欠点があった。
本発明の目的は、上記欠点を除去し、プログ２ム・カウ
ンタの内容デバイス外部へシリアルに転送できるように
改良し、不良解析及び出荷試験に要する時間全大幅に短
縮し、低コスト化全計ったマイクロコンピュータを提供
することにある。
ンタの内容デバイス外部へシリアルに転送できるように
改良し、不良解析及び出荷試験に要する時間全大幅に短
縮し、低コスト化全計ったマイクロコンピュータを提供
することにある。
本発明のマイクロコンピータは、ＲＯＭと、該ＲＯＭ内
の実行番地全制御するプログラム・カウンタと、該プロ
グラム・カウンタの設定値を記憶しシリアルに出力を行
なうシリアル・レジスタと、該シリアル・レジスタの制
御を行うシリアル・クロック発生器と、該シリアル・ク
ロック発生器にトリガー信号を与えるトリガー・パルス
発生器と、前記シリアル・レジスタからの出力データ及
び前記シリアル・クロック発生器並びにトリガー・パル
ス発生器からの制御信号の出刃全行なうボートと會含ん
で構成される。
の実行番地全制御するプログラム・カウンタと、該プロ
グラム・カウンタの設定値を記憶しシリアルに出力を行
なうシリアル・レジスタと、該シリアル・レジスタの制
御を行うシリアル・クロック発生器と、該シリアル・ク
ロック発生器にトリガー信号を与えるトリガー・パルス
発生器と、前記シリアル・レジスタからの出力データ及
び前記シリアル・クロック発生器並びにトリガー・パル
ス発生器からの制御信号の出刃全行なうボートと會含ん
で構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例のブロック図である。
この実施例は、ＲＯＭＩと、このＲＯＭ内の実行番地全
制御するプログラム・カウンタ２と、このプログラム・
カウンタの設定値全記憶しシリアルに出力を行なうシリ
アル・レジスタ３と、このシリアル・レジスタの制御全
行うシリアル・り。
制御するプログラム・カウンタ２と、このプログラム・
カウンタの設定値全記憶しシリアルに出力を行なうシリ
アル・レジスタ３と、このシリアル・レジスタの制御全
行うシリアル・り。
ツク発生器４と％２のシリアル・クロック発生器にトリ
ガー信号を与えるトリガー・パルス発生器５と、シリア
ル・レジスタ３からの出力データ及びシリアル・クロッ
ク発生器４並びにトリガー・パルス発生器５からの制御
信号のそれぞれの出刃全行なうＳＯボート６、ＳＣＫボ
ート７、ＴＳポート８と？含んで構成される。
ガー信号を与えるトリガー・パルス発生器５と、シリア
ル・レジスタ３からの出力データ及びシリアル・クロッ
ク発生器４並びにトリガー・パルス発生器５からの制御
信号のそれぞれの出刃全行なうＳＯボート６、ＳＣＫボ
ート７、ＴＳポート８と？含んで構成される。
第２図は第１図に示す一実施例上動作させるときの信号
のタイミング図である。
のタイミング図である。
第２図において、ＣＬはシステムクロック、ＰｃＨプロ
グラム・カウンタ２からの出力信号、ＳＲ［シリアル・
レジスタからの出力信号、ＳＯ。
グラム・カウンタ２からの出力信号、ＳＲ［シリアル・
レジスタからの出力信号、ＳＯ。
５ｃｉｃ、’ｒｓはそれぞれＳＯボートｅ、ＳＣＫボー
ト７、ＴＳボート８からの出力信号金示す。
ト７、ＴＳボート８からの出力信号金示す。
第２図を用いて第１図に示す実施例の動作について説明
する。
する。
プログラム・カウンタ２は、次の命令サイクルで実行す
べ＠ＩＩＬＯＭＩ内の番地が設定されている。
べ＠ＩＩＬＯＭＩ内の番地が設定されている。
通常、この設定値は１命令サイクルに１回変化している
。プログラムカウンタ２の設定値はトリガー・パルス発
生器５の制御信号ａによシシリアル・レジスタ３にパラ
レルに取入れられる。ただし、シリアル・レジスタ３は
、プログラム・カウンタ２のビット数分のレジスタを持
っているものとする。また、トリガー信号ａはｌマシン
・サイクルに１回発生されるとする。次に、シリアル・
レジスタ３に設定されたデータは、シリアル・クロック
発生器４よシ発生されるシリアル・クロック信号すによ
り ｌビットづつシリアルにＳＯボート６よす出力され
る。
。プログラムカウンタ２の設定値はトリガー・パルス発
生器５の制御信号ａによシシリアル・レジスタ３にパラ
レルに取入れられる。ただし、シリアル・レジスタ３は
、プログラム・カウンタ２のビット数分のレジスタを持
っているものとする。また、トリガー信号ａはｌマシン
・サイクルに１回発生されるとする。次に、シリアル・
レジスタ３に設定されたデータは、シリアル・クロック
発生器４よシ発生されるシリアル・クロック信号すによ
り ｌビットづつシリアルにＳＯボート６よす出力され
る。
システム・クロック発生器１０から出力されるシステム
・クロックＣＬはｌマシンサイクルが４つのシステム・
クロックφＯ１φｌ、φ２．φ３で構成されておル、プ
ログラム・カウンタ２の設定値はシステム・クロックＣ
Ｌのφｌ立上シで切変わる。なお、プログラム・・カラ
／り２は７ピツト構成としている。この場合、トリガー
信号ａは、システム・クロックφｌの低レベル期間のみ
低レベルとなシ、このタイミングでプログラム・カウン
タ２の設定値をシリアル・レジスタ３に取込む。
・クロックＣＬはｌマシンサイクルが４つのシステム・
クロックφＯ１φｌ、φ２．φ３で構成されておル、プ
ログラム・カウンタ２の設定値はシステム・クロックＣ
Ｌのφｌ立上シで切変わる。なお、プログラム・・カラ
／り２は７ピツト構成としている。この場合、トリガー
信号ａは、システム・クロックφｌの低レベル期間のみ
低レベルとなシ、このタイミングでプログラム・カウン
タ２の設定値をシリアル・レジスタ３に取込む。
次に取込まれた７ビツトのデータは、シリアル・クロッ
ク信号すの１パルスで１回シフトされ、シリアル・レジ
スタ３よｐＳＯボート６へ転送される。
ク信号すの１パルスで１回シフトされ、シリアル・レジ
スタ３よｐＳＯボート６へ転送される。
以上の一連の動作葡各マシン・サイクル毎に繰）返し行
なう事により、ＲＯＭＩ内の実行番地金常にデバイス外
部よシ監視全行なう事が可能となる。
なう事により、ＲＯＭＩ内の実行番地金常にデバイス外
部よシ監視全行なう事が可能となる。
第３図は本発明の一実施例の試験回路の一例のブロック
図である。
図である。
第１図に示す一実施例を含む１チツプマイクロコンピユ
ータ２０の出刃ボートであるＳＯポート６、ＳＣＫボー
ト７、Ｔ８ボート８にシリアル・パラレル変換器２１．
デコーダ２２１表示器２３會第３図に示すように接続す
る。なお、ＣＬＴはシリアルクロック入力端子、ＯＬは
出力ラッチ端子、ＩＬは入力ラッチ端子である。ＳＯボ
ート６よ多出力されるシリアル・データは、シリアル・
パラレル変換器２１に入力される。すべてのビットのデ
ータがシリアル・パラレル変換器２１に入った段階で、
このデータはデコーダ２２にょシバイナリーデシマル変
換され、表示器２３に表示される。従って５本例によれ
ば、試験時にプログラムカウンタ２の設定値？デバイス
外部よシ監視が可能となる。
ータ２０の出刃ボートであるＳＯポート６、ＳＣＫボー
ト７、Ｔ８ボート８にシリアル・パラレル変換器２１．
デコーダ２２１表示器２３會第３図に示すように接続す
る。なお、ＣＬＴはシリアルクロック入力端子、ＯＬは
出力ラッチ端子、ＩＬは入力ラッチ端子である。ＳＯボ
ート６よ多出力されるシリアル・データは、シリアル・
パラレル変換器２１に入力される。すべてのビットのデ
ータがシリアル・パラレル変換器２１に入った段階で、
このデータはデコーダ２２にょシバイナリーデシマル変
換され、表示器２３に表示される。従って５本例によれ
ば、試験時にプログラムカウンタ２の設定値？デバイス
外部よシ監視が可能となる。
以上詳細に説明した様に、本発明によれば、少数の回路
と出力ボート金付加することによシマイクロコンビーー
タの不良解析・出荷検査等の試験において、動作時の内
部ＲＯＭ番地の監視が可能となり、不良解析時並びに出
荷試験時の工数の大幅な削減が可能となるマイクロコン
ピュータが得られる。
と出力ボート金付加することによシマイクロコンビーー
タの不良解析・出荷検査等の試験において、動作時の内
部ＲＯＭ番地の監視が可能となり、不良解析時並びに出
荷試験時の工数の大幅な削減が可能となるマイクロコン
ピュータが得られる。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す一実施例全動作させるときのタイミング図、第
３図は本発明の一実施例の試験回路の一例のブロック図
である。 ｌ・・・・・・１（、ＯＭ、２・・・・・・プログラム
・カウンタ３・・・・・・シリアル・レジスタ、４・・
・用シリアル・クロック発生器、５・・・・・・トリガ
ー・パルス発生器、６・・・・・・ＳＯボート、７・・
・・・・８ＣＫボート、８・・・・・・’１’Ｓボー）
、９・・・・・・ｃＰＵ、ｌｏ川用用ステム・クロック
発生器、１１・・・用発振器、１２・・・・・・インス
トラクション・デコーダ、１３・・・・・・インクリメ
ンタ、１４・・・・・・ＲＡＭ、１５川・・・バス、２
ｏ・・・・−・マイクロコンピュータ、２１・・・山シ
リアル・パラレル変換器、２２・・・・・・デコーダ、
２３・・団・表示器。 代理人 弁理士 内 原 晋（：：Ｊ、１”、トー：。 ＼−〜／ ２ 箔１回 １φθ１ ≠ｔｌφＺ １≠３１φθ １ψ１１染２回
図に示す一実施例全動作させるときのタイミング図、第
３図は本発明の一実施例の試験回路の一例のブロック図
である。 ｌ・・・・・・１（、ＯＭ、２・・・・・・プログラム
・カウンタ３・・・・・・シリアル・レジスタ、４・・
・用シリアル・クロック発生器、５・・・・・・トリガ
ー・パルス発生器、６・・・・・・ＳＯボート、７・・
・・・・８ＣＫボート、８・・・・・・’１’Ｓボー）
、９・・・・・・ｃＰＵ、ｌｏ川用用ステム・クロック
発生器、１１・・・用発振器、１２・・・・・・インス
トラクション・デコーダ、１３・・・・・・インクリメ
ンタ、１４・・・・・・ＲＡＭ、１５川・・・バス、２
ｏ・・・・−・マイクロコンピュータ、２１・・・山シ
リアル・パラレル変換器、２２・・・・・・デコーダ、
２３・・団・表示器。 代理人 弁理士 内 原 晋（：：Ｊ、１”、トー：。 ＼−〜／ ２ 箔１回 １φθ１ ≠ｔｌφＺ １≠３１φθ １ψ１１染２回
Claims (1)
- ＲＯＭと、該ＲＯＭ内の実行番地を制御するプログラム
・カウンタと、該プログラム・カウンタの設定値を記憶
しシリアルに出刃を行なうシリアル・レジスタと、該シ
リアル・レジスタの制御全行うシリアル・クロック発生
器と、該シリアル・クロック発生器にトリガー信号全与
えるトリガー・パルス発生器と、前記シリアル・レジス
タからの出力データ及び前記シリアル・クロック発生器
並びにトリガー・パルス発生器からの制御信号の出力全
行なうボートとｔ含むことに％徴とするマイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179607A JPS6072026A (ja) | 1983-09-28 | 1983-09-28 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179607A JPS6072026A (ja) | 1983-09-28 | 1983-09-28 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072026A true JPS6072026A (ja) | 1985-04-24 |
Family
ID=16068700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179607A Pending JPS6072026A (ja) | 1983-09-28 | 1983-09-28 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276340A (ja) * | 1988-04-28 | 1989-11-06 | Matsushita Electric Ind Co Ltd | マイクロ・コンピュータ |
-
1983
- 1983-09-28 JP JP58179607A patent/JPS6072026A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276340A (ja) * | 1988-04-28 | 1989-11-06 | Matsushita Electric Ind Co Ltd | マイクロ・コンピュータ |
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