JPH01276340A - マイクロ・コンピュータ - Google Patents
マイクロ・コンピュータInfo
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- JPH01276340A JPH01276340A JP63106339A JP10633988A JPH01276340A JP H01276340 A JPH01276340 A JP H01276340A JP 63106339 A JP63106339 A JP 63106339A JP 10633988 A JP10633988 A JP 10633988A JP H01276340 A JPH01276340 A JP H01276340A
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- program counter
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- program
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロ・コンピュータ、特にその中のプロ
グラム・カウンタ・スタックに関するものである。
グラム・カウンタ・スタックに関するものである。
従来の技術
従来の１チツプマイクロ・コンピュータにおけるプログ
ラム・カウンタ・アドレスを一時記憶しておく専用プロ
グラム・カウンタ・スタックとその周辺回路のブロック
図を第３図に示し、これを参照して説明する。
ラム・カウンタ・アドレスを一時記憶しておく専用プロ
グラム・カウンタ・スタックとその周辺回路のブロック
図を第３図に示し、これを参照して説明する。
１はプログラムが格納されているメモリで、ＲＯＭもし
くはＲ，Ａ Ｍで構成される。メモリ１とプログラム・
カウンタ・ブロック２とはアドレス腺１０によって接続
され、メモリ１にもとすきプログラム・カウンタ・ブロ
ック２によってアドレス計算が実行され、アドレスが決
定される。３はアドレス・データを一時記憶しておくプ
ログラム・カウンタ・スタックである。このプログラム
・ノＪウンタ・スタックは、メモリ・アレイ８と、プロ
グラム・カウンタ・ブロック２とメモリ・アレイ８に対
してプログラム・カウンタ・ハス４を介してデータの読
み出しと書き込みを行う読み出し・書き込み（Ｒ／ Ｗ
と記す）インターフェース６と、メモリ・アレイの選択
とＲ、／ Ｗ−インターフェース６の制御を行う制御部
１２から構成されている。１１はテスト・モード時にプ
ログラム・カウンタ・ハス４の値をマイコンの内部ハス
て′あるインターリール・データ・バス５へ出力するハ
ス・インターフェースである。
くはＲ，Ａ Ｍで構成される。メモリ１とプログラム・
カウンタ・ブロック２とはアドレス腺１０によって接続
され、メモリ１にもとすきプログラム・カウンタ・ブロ
ック２によってアドレス計算が実行され、アドレスが決
定される。３はアドレス・データを一時記憶しておくプ
ログラム・カウンタ・スタックである。このプログラム
・ノＪウンタ・スタックは、メモリ・アレイ８と、プロ
グラム・カウンタ・ブロック２とメモリ・アレイ８に対
してプログラム・カウンタ・ハス４を介してデータの読
み出しと書き込みを行う読み出し・書き込み（Ｒ／ Ｗ
と記す）インターフェース６と、メモリ・アレイの選択
とＲ、／ Ｗ−インターフェース６の制御を行う制御部
１２から構成されている。１１はテスト・モード時にプ
ログラム・カウンタ・ハス４の値をマイコンの内部ハス
て′あるインターリール・データ・バス５へ出力するハ
ス・インターフェースである。
以」二のように構成された従来の１チツプ・マイクロ・
コンピュータにおけるプログラム・ノｌウンタ・スタッ
クについて、以下その動作を説明する。
コンピュータにおけるプログラム・ノｌウンタ・スタッ
クについて、以下その動作を説明する。
まず、テスト・モード以外の時は、プログラム・ノＪウ
ンタ・ブロック２は、プログラム・ノＪウンタ・バス４
を介してプログラム・ノノウンタ・スタック３の内容を
出し入れし、メモリのアドレス計算をてきるだけ高速に
実行する。一方、テスＩ・・モート時はプログラム・カ
ウンタ・スタック３の読みだし動作を禁止したうえて、
プログラム・ノ１ウンタ・ハス４の」二のプログラム・
カウンタ・ブロック２が計算したアドレス・データをハ
ス・インターフェース１１を介して、内部データ・バス
であるインターナル・データ・バス５に乗ぜる。
ンタ・ブロック２は、プログラム・ノＪウンタ・バス４
を介してプログラム・ノノウンタ・スタック３の内容を
出し入れし、メモリのアドレス計算をてきるだけ高速に
実行する。一方、テスＩ・・モート時はプログラム・カ
ウンタ・スタック３の読みだし動作を禁止したうえて、
プログラム・ノ１ウンタ・ハス４の」二のプログラム・
カウンタ・ブロック２が計算したアドレス・データをハ
ス・インターフェース１１を介して、内部データ・バス
であるインターナル・データ・バス５に乗ぜる。
発明が解決しようとする課題
上記従来のような構成では、プログラム・ノノウンタ・
ハス４にバス・インターフェース１１が接続されている
ため、大きな静電負荷容量が接続されているに相当する
。従って、テスト・モード以外の通常モードでは高速に
実行する必要のあるプログラム・ノｌウンタ・バス４に
、このような静電負荷容量があると当然、速度の低下が
発生するという問題点を有していた。
ハス４にバス・インターフェース１１が接続されている
ため、大きな静電負荷容量が接続されているに相当する
。従って、テスト・モード以外の通常モードでは高速に
実行する必要のあるプログラム・ノｌウンタ・バス４に
、このような静電負荷容量があると当然、速度の低下が
発生するという問題点を有していた。
本発明は、この問題を解決するものであり、プログラム
・ノＪウンタ・バス４に接続される静電負荷容量の軽減
を図ることを目的とするものである。
・ノＪウンタ・バス４に接続される静電負荷容量の軽減
を図ることを目的とするものである。
課題を解決するための手段
本発明のマイクロ・コンピュータは、プログラムが格納
されているメモリ・アドレスを計算するプログラム・カ
ウンタ・ブロックに接続された第１の入出力インターフ
ェースと、マイクロ・コンピュータ内部のインターナル
・データ・バスに接続された第２の入出力インターフェ
ースと、前記第１と第２の入出力インターフェースに接
続され、プログラム・アドレスを一時記憶するメモリ・
アレイと、前記第１と第２の入出力インターフェースお
よび前記メモリ・アレイを制御し、テスｌ〜・モート時
に、前記第１の入出力インターフェースからのデータが
そのまま、メモリ・アレイ上のデータを破壊することな
（、前記第２の入出力インターフェースの出力端子に出
力する制御部（コントローラ）から構成されたものであ
る。
されているメモリ・アドレスを計算するプログラム・カ
ウンタ・ブロックに接続された第１の入出力インターフ
ェースと、マイクロ・コンピュータ内部のインターナル
・データ・バスに接続された第２の入出力インターフェ
ースと、前記第１と第２の入出力インターフェースに接
続され、プログラム・アドレスを一時記憶するメモリ・
アレイと、前記第１と第２の入出力インターフェースお
よび前記メモリ・アレイを制御し、テスｌ〜・モート時
に、前記第１の入出力インターフェースからのデータが
そのまま、メモリ・アレイ上のデータを破壊することな
（、前記第２の入出力インターフェースの出力端子に出
力する制御部（コントローラ）から構成されたものであ
る。
作用
本発明によると、高速に動作ずへきプログラム・ノｌウ
ンタの計算結果をのせるプログラム・カウンタ・ハスが
プログラム・カウンタ・スタック内の一方の第１のイン
ターフェースにのみ接続され、このプログラム・カウン
タ・ハスの静電負荷容量は、この第１のインターフェー
スのみとな−，，−，−５＝ す、減少し、かつ、プログラム・アドレス計算結果は、
テスト・モード時にはプログラム・カウンタ・スタック
内の二つの第１と第２のインターフェースを介してマイ
クロ・コンピュータ内部のインターナル・データ・バス
に送られ、メモリ・アレイ上のデータを破壊することな
く、プログラム・カウンタ・ブロックとインターナル・
データ・バスとのデータのアクセスが可能となる。
ンタの計算結果をのせるプログラム・カウンタ・ハスが
プログラム・カウンタ・スタック内の一方の第１のイン
ターフェースにのみ接続され、このプログラム・カウン
タ・ハスの静電負荷容量は、この第１のインターフェー
スのみとな−，，−，−５＝ す、減少し、かつ、プログラム・アドレス計算結果は、
テスト・モード時にはプログラム・カウンタ・スタック
内の二つの第１と第２のインターフェースを介してマイ
クロ・コンピュータ内部のインターナル・データ・バス
に送られ、メモリ・アレイ上のデータを破壊することな
く、プログラム・カウンタ・ブロックとインターナル・
データ・バスとのデータのアクセスが可能となる。
実施例
本発明のマイクロ・コンピュータの実施例を、第１図に
示した専用プログラム・カウンタ・スタックを有する１
デツプ・マイクロ・コンピュータのブロック図を参照し
て説明する。
示した専用プログラム・カウンタ・スタックを有する１
デツプ・マイクロ・コンピュータのブロック図を参照し
て説明する。
第１図において、■はプログラムが格納されているメモ
リで、ＲＯＭもしくはＲＡＭで構成される。メモリ１と
プログラム・ノノウンタ・ブロック２とはアドレス線１
０により接続され、メモリ１にもとづき、プログラム・
カウンタ・ブロック２によってアドレス計算が実行され
、アドレスが決定される。プログラム・カウンタ・ブロ
ック２とアドレス・データを一時記１苔しておくプログ
ラム・ノＪウンタ・スタック３とはプログラム・カウン
タ・バス４によって接続される。
リで、ＲＯＭもしくはＲＡＭで構成される。メモリ１と
プログラム・ノノウンタ・ブロック２とはアドレス線１
０により接続され、メモリ１にもとづき、プログラム・
カウンタ・ブロック２によってアドレス計算が実行され
、アドレスが決定される。プログラム・カウンタ・ブロ
ック２とアドレス・データを一時記１苔しておくプログ
ラム・ノＪウンタ・スタック３とはプログラム・カウン
タ・バス４によって接続される。
このプログラム・カウンタ・スタック３は、メモリ・ア
レイ８と、プログラム・カウンタ・ブロック２とメモリ
・アレイ８に対してプログラム・ノｌウンタ・ハス４を
介してデータの読み出しと書き込みを行う第１のＲ／Ｗ
−インターフェースと、マイコン内部のインターナル・
データ・バス５と接続され、メモリ・アレイ８のデータ
の読み出しと書き込みを行う第２のＲ／Ｗ−インターフ
ェースおよび第１のＲ／Ｗ−インターフェース６、第２
のＲ，／ Ｗ−インターフェースおよびメモリ・アレイ
８を制御し、テスト・モード時に、第１のＲ，／Ｗ−イ
ンターフェース６に入力されたプログラム・ノノウンタ
・バス４のデータを第２のＲ／Ｗ−インターフェース７
に出力ずろよう制御する制御部９とから構成されている
。
レイ８と、プログラム・カウンタ・ブロック２とメモリ
・アレイ８に対してプログラム・ノｌウンタ・ハス４を
介してデータの読み出しと書き込みを行う第１のＲ／Ｗ
−インターフェースと、マイコン内部のインターナル・
データ・バス５と接続され、メモリ・アレイ８のデータ
の読み出しと書き込みを行う第２のＲ／Ｗ−インターフ
ェースおよび第１のＲ／Ｗ−インターフェース６、第２
のＲ，／ Ｗ−インターフェースおよびメモリ・アレイ
８を制御し、テスト・モード時に、第１のＲ，／Ｗ−イ
ンターフェース６に入力されたプログラム・ノノウンタ
・バス４のデータを第２のＲ／Ｗ−インターフェース７
に出力ずろよう制御する制御部９とから構成されている
。
以」二のようにＭｌ成された本発明の実施例の動作を説
明する。
明する。
まず、テスト・モード時以外の時は、プログラム・カウ
ンタ・ブロック２は、プログラム・カウンタ・バス４を
介して第１のＲ／ Ｗ−インターフェース６て、メモリ
・アレイ８の内容を出し入れし、メモリ１にもとづきア
ドレス計算をできるだけ高速に実行する。
ンタ・ブロック２は、プログラム・カウンタ・バス４を
介して第１のＲ／ Ｗ−インターフェース６て、メモリ
・アレイ８の内容を出し入れし、メモリ１にもとづきア
ドレス計算をできるだけ高速に実行する。
一方、テスト・モード時は、低速動作でもよく、プログ
ラム・カウンタ・ブロック２て計算した結果を、プログ
ラム・カウンタ・バス４を介して、第１と第２のＲ／
Ｗ−インターフェース６と７を通して１チツプ・マイク
ロ・コンビ、−夕の内部のインターナル・データ・バス
５にのせる。
ラム・カウンタ・ブロック２て計算した結果を、プログ
ラム・カウンタ・バス４を介して、第１と第２のＲ／
Ｗ−インターフェース６と７を通して１チツプ・マイク
ロ・コンビ、−夕の内部のインターナル・データ・バス
５にのせる。
次に、本発明のマイクロ・コンピュータの具体的な実施
例として第２図に示した回路図を参照して説明する。
例として第２図に示した回路図を参照して説明する。
第２図は第１図のプログラム・カウンタ・スタック３の
具体的な回路図である。まず、各機能ブロックの構成を
説明する。
具体的な回路図である。まず、各機能ブロックの構成を
説明する。
プログラム・ノノウンタ・バス４はプログラム・ノノウ
ンタ・スタックからの読みだし専用線１４と書き込み専
用線］３から成る。第１のＲ，／ Ｗ −−Ｃ冊痣イン
ターフェース６は、読み出し部と書き込み部から構成さ
れている。書き込み部は、プログラム・カウンタ・ハス
４の書き込み専用線１３のデータを反転してメモリ・ア
レイ８の負極性データＶ￥２２に出力するトライステー
ト・インバータ１８と、インバータ１９を介して極性反
転ぜずにメモリ・アレイ８の正極性データ線２１に出力
するトライステート れ、二つのトライステート・インバータ１７と１８の出
力制御端子は第１の書き込み制御信号線２３に共通に接
続されている。また、読み出し部は、メモリ・アレイ８
の負極性データ線２２から入力し、読み出し専用線１４
に出力するインバータ２０て構成される。
ンタ・スタックからの読みだし専用線１４と書き込み専
用線］３から成る。第１のＲ，／ Ｗ −−Ｃ冊痣イン
ターフェース６は、読み出し部と書き込み部から構成さ
れている。書き込み部は、プログラム・カウンタ・ハス
４の書き込み専用線１３のデータを反転してメモリ・ア
レイ８の負極性データＶ￥２２に出力するトライステー
ト・インバータ１８と、インバータ１９を介して極性反
転ぜずにメモリ・アレイ８の正極性データ線２１に出力
するトライステート れ、二つのトライステート・インバータ１７と１８の出
力制御端子は第１の書き込み制御信号線２３に共通に接
続されている。また、読み出し部は、メモリ・アレイ８
の負極性データ線２２から入力し、読み出し専用線１４
に出力するインバータ２０て構成される。
次に、メモリ・アレイ８は、データの書き込みと読み出
しが自由におこなえるメモリ・セル１６が必要個数アレ
イ状に配列されたブロックである。第２図に示したメモ
リ・アレイの内容は、この配列の一部を表記したもので
ある。
しが自由におこなえるメモリ・セル１６が必要個数アレ
イ状に配列されたブロックである。第２図に示したメモ
リ・アレイの内容は、この配列の一部を表記したもので
ある。
メモリ・セル１６は、ランダム・アクセス・メモリ（Ｒ
ＡＭ）セルで、アドレス選択線２４がアクティブでＲＡ
Ｍセル１６のドライブ能力以」二の力で正極性データ線
２１と負極性データ線２２がアクティブになると、ＲＡ
Ｍセル１６のデータは変化し、ＲＡＭセル１６のドライ
ブ能力より弱い場合はＲＡＭセル１６のデータがこの二
本の正極性データ線２１と負極性データ線２２に乗る。
ＡＭ）セルで、アドレス選択線２４がアクティブでＲＡ
Ｍセル１６のドライブ能力以」二の力で正極性データ線
２１と負極性データ線２２がアクティブになると、ＲＡ
Ｍセル１６のデータは変化し、ＲＡＭセル１６のドライ
ブ能力より弱い場合はＲＡＭセル１６のデータがこの二
本の正極性データ線２１と負極性データ線２２に乗る。
次に、第２のＲ／Ｗ−インターフェース７は第１のＲ／
Ｗ−インターフェース６と同様に書き込み部と読み出し
部から構成されている。第２図では、メモリ・アレイ８
と同様に１ビット分の書き込み部と読み出し部のみを表
記しているが、当然、必要個数のビット幅分並ぶことに
なる。書き込み部は、マイコンの内部のインターナル・
データ・バス５に負極性データ線２２をドライブするト
ライステート・インバータ２８とインバータ２６を介し
て正極性データ線２１をドライブするトライステート・
インバータ２７とて構成され、トライステート・インバ
ータ２７と２８の出力イネープル信号線は共通に第２の
書き込み制御信号線３゜に接続されている。また、読み
出し部は、負極性データ線２２から入力し、マイコンの
インターナル・データ・バス５に出力するトライステー
ト・インバータ２５て構成され、読み出し制御線２９に
よって実行される。
Ｗ−インターフェース６と同様に書き込み部と読み出し
部から構成されている。第２図では、メモリ・アレイ８
と同様に１ビット分の書き込み部と読み出し部のみを表
記しているが、当然、必要個数のビット幅分並ぶことに
なる。書き込み部は、マイコンの内部のインターナル・
データ・バス５に負極性データ線２２をドライブするト
ライステート・インバータ２８とインバータ２６を介し
て正極性データ線２１をドライブするトライステート・
インバータ２７とて構成され、トライステート・インバ
ータ２７と２８の出力イネープル信号線は共通に第２の
書き込み制御信号線３゜に接続されている。また、読み
出し部は、負極性データ線２２から入力し、マイコンの
インターナル・データ・バス５に出力するトライステー
ト・インバータ２５て構成され、読み出し制御線２９に
よって実行される。
最後に、制御部９は、通常のスタックにデータをストア
する命令のＰＵＳＨや、データをロートするＰＯＰを実
行するに必要な回路およびデュアル・ポート・ＲＡＭの
ように、二つのＲ／Ｗ−入出力インターフェース６と７
を制御する回路から構成される。具体的には第２図に示
すように、オーディナリ・プログラム・カウンタ・スタ
ック・コントＩ」−ラ３６と、オーディナリ・プログラ
ム・ノｌウンタ・スタック・コントローラ３６からの各
出力をテスト端子１５からの信号によって制御するＡＮ
Ｄ回路３１．３２および３３とＯＲ回路３４と３５など
から構成される。
する命令のＰＵＳＨや、データをロートするＰＯＰを実
行するに必要な回路およびデュアル・ポート・ＲＡＭの
ように、二つのＲ／Ｗ−入出力インターフェース６と７
を制御する回路から構成される。具体的には第２図に示
すように、オーディナリ・プログラム・カウンタ・スタ
ック・コントＩ」−ラ３６と、オーディナリ・プログラ
ム・ノｌウンタ・スタック・コントローラ３６からの各
出力をテスト端子１５からの信号によって制御するＡＮ
Ｄ回路３１．３２および３３とＯＲ回路３４と３５など
から構成される。
以下、簡単に動作を説明する。まず、はじめに、テスト
モート以外の動作について説明する。
モート以外の動作について説明する。
第１のＲ／Ｗ−インターフェース６を介してのメモリ・
アレイ８への書き込みは、ｌ・ライステート・インバー
タ１７と１８の第１の書き込み制御信号線２３がイネー
ブルされることにより、非極性データ線２１と負極性デ
ータ線２２へ、それぞれ、書き込み専用線１３からのデ
ータが乗り、アドレス選択線２４がアクティブになるこ
とにより、ＲＡＭセル１６の内容を書き換えることによ
り行われる。読み出しとしては、常に、負極性データ線
２２のデータを入力とするインバータ２゜により、読み
出し専用線１４に出力される。また、第２のＲ／Ｗ−イ
ンターフェース７も第１のＲ／Ｗ−−インターフェース
６とほぼ同様の動作をする。書き込みは、第１の書き込
み制御信号線３゜により、インターナル・データ・バス
５のデータがトライステート・インバータ２７々２８と
から正極性データ線２１と負極性データ線２２に供給さ
れ、なおかつ、アドレス選択線２４がアクティブならば
、前記正極性データ線２１と負極１１データ線２２の値
を基に、ＲＡＭセル１６の内容を書換えられることによ
り行われる。読み出しは、読み出し制御信号線２９の信
号がイネーブルされることにより、トライステート・イ
ンバータ２５を介して負極性データ線２２の内容をイン
ターナル・データ・バス５に出力することにより行われ
る。
アレイ８への書き込みは、ｌ・ライステート・インバー
タ１７と１８の第１の書き込み制御信号線２３がイネー
ブルされることにより、非極性データ線２１と負極性デ
ータ線２２へ、それぞれ、書き込み専用線１３からのデ
ータが乗り、アドレス選択線２４がアクティブになるこ
とにより、ＲＡＭセル１６の内容を書き換えることによ
り行われる。読み出しとしては、常に、負極性データ線
２２のデータを入力とするインバータ２゜により、読み
出し専用線１４に出力される。また、第２のＲ／Ｗ−イ
ンターフェース７も第１のＲ／Ｗ−−インターフェース
６とほぼ同様の動作をする。書き込みは、第１の書き込
み制御信号線３゜により、インターナル・データ・バス
５のデータがトライステート・インバータ２７々２８と
から正極性データ線２１と負極性データ線２２に供給さ
れ、なおかつ、アドレス選択線２４がアクティブならば
、前記正極性データ線２１と負極１１データ線２２の値
を基に、ＲＡＭセル１６の内容を書換えられることによ
り行われる。読み出しは、読み出し制御信号線２９の信
号がイネーブルされることにより、トライステート・イ
ンバータ２５を介して負極性データ線２２の内容をイン
ターナル・データ・バス５に出力することにより行われ
る。
次に、テストモート
テストモート
になることにより、第１の書き込み制御信号線２３がＯ
Ｒ回路３５によりアクティブになる。従って、書き込み
専用線１３のデータは、負極性データ線２２に反転され
て乗せられる。また、アドレス選択線２４と２４１は、
テスト端子が高レベルの時には、ＡＮＤ回路３１と３２
により強制的に低レベルになる。このため、ＲＡＭセル
１６は全く選択されないことになる。また、第２のＲ／
Ｗ−インターフェース７も、トライスデート・インバー
タ２７と２８の書き込み制御信号線３０が、テスト端子
１５が高レベルにより、低レベルとなるため書き込み動
作をしない。一方、トライステート・イ：／バー９ ２
５０ＤＭＩＪｉａ線２ ９ハ、Ｏ Ｒ ［Ｉ Ｉ ３
４ ニよりテストモード時に高レベルとなるのでアク
ティブになり、負極性データ線２１のデータがインター
ナル・データ・バス５に出力される。
Ｒ回路３５によりアクティブになる。従って、書き込み
専用線１３のデータは、負極性データ線２２に反転され
て乗せられる。また、アドレス選択線２４と２４１は、
テスト端子が高レベルの時には、ＡＮＤ回路３１と３２
により強制的に低レベルになる。このため、ＲＡＭセル
１６は全く選択されないことになる。また、第２のＲ／
Ｗ−インターフェース７も、トライスデート・インバー
タ２７と２８の書き込み制御信号線３０が、テスト端子
１５が高レベルにより、低レベルとなるため書き込み動
作をしない。一方、トライステート・イ：／バー９ ２
５０ＤＭＩＪｉａ線２ ９ハ、Ｏ Ｒ ［Ｉ Ｉ ３
４ ニよりテストモード時に高レベルとなるのでアク
ティブになり、負極性データ線２１のデータがインター
ナル・データ・バス５に出力される。
従って、結果的に、プログラム・カウンタ・バス４の書
き込み専用線１３のデータが、ＲＡＭセルの保持データ
を破壊することなく、マイコン内部のインターナル・デ
ータ・バス５に出力されたことになる。
き込み専用線１３のデータが、ＲＡＭセルの保持データ
を破壊することなく、マイコン内部のインターナル・デ
ータ・バス５に出力されたことになる。
以上のように、本発明の実施例によれば、プログラム・
カウンタ・ブロック２とプログラム・）Ｊウンタ・スタ
ック３を接続するプログラム・カウンタ・バス４には、
通常動作時（テスト・モード時以外）に不必要なハード
・ウェアーが接続されておらず、従って、静電負荷容量
の低減が図れ、高速化が可能となる。
カウンタ・ブロック２とプログラム・）Ｊウンタ・スタ
ック３を接続するプログラム・カウンタ・バス４には、
通常動作時（テスト・モード時以外）に不必要なハード
・ウェアーが接続されておらず、従って、静電負荷容量
の低減が図れ、高速化が可能となる。
なお、実施例では、第２図のプログラム・カウンタ・バ
ス４を、書き込み専用線と読み出し専用線に分離したが
、第２のＲ／Ｗ−インターフェースと同様の双方向バス
にすることも可能である。
ス４を、書き込み専用線と読み出し専用線に分離したが
、第２のＲ／Ｗ−インターフェースと同様の双方向バス
にすることも可能である。
また、ＲＡ Ｍセル１６の代わりにＥ Ｅ−１） ＲＯ
Ｍを使用することもてきる。
Ｍを使用することもてきる。
発明の効果
本発明によれば、テスト・モード時に通り抜はモートと
なるプログラム・ノ７ウンタ・スタックに二つのＲ／Ｗ
−インターフェースを設（ｊることにより、プログラム
・カウンタ・スタックとアドレス計算をするプログラム
・カウンタ・ブロックとの間を結ぶプログラム・）Ｊウ
ンタ・バスに通常動作時以外に使用するハート・ウェア
ーをすへて排除することができ、この線の静電負荷容量
の低減を図ることができる。
なるプログラム・ノ７ウンタ・スタックに二つのＲ／Ｗ
−インターフェースを設（ｊることにより、プログラム
・カウンタ・スタックとアドレス計算をするプログラム
・カウンタ・ブロックとの間を結ぶプログラム・）Ｊウ
ンタ・バスに通常動作時以外に使用するハート・ウェア
ーをすへて排除することができ、この線の静電負荷容量
の低減を図ることができる。
この結果、１チツプ・マイクロ・コンビ、−タの高速化
の一つの障害となっていたブ【−１グラム・カウンタ・
スタックの読み出しと書き込み動作速度の高速化という
効果をＲ１るこおがてきる。
の一つの障害となっていたブ【−１グラム・カウンタ・
スタックの読み出しと書き込み動作速度の高速化という
効果をＲ１るこおがてきる。
第１図は本発明のプログラム・ノノウンタ・スタックを
有するマイクロ・コンピュータのブロック図、第２図は
第１図の具体的な回路図、第３図は従来のマイクロ・コ
ンピュータのブロック図である。 １・・・・・・メモリ、２・・・・・・プログラム・カ
ウンタ・ブロック、３・・・・・・プログラム・カウン
タ・スタック、４・・・・・・プログラム・カウンタ・
ハス、５・・・・・・インターナル・データ・バス、６
・・・・・・第１のＲ／Ｗ−インターフェース、７・・
・・・・第２のＲ／Ｗ−インターフェース、８・・・・
・・メモリ・アレイ、９・・・・・・制御部〈コントロ
ーラ）、１０・・・・・・アドレス線、１３・・・・・
・書き込み専用線、１４・・・・・・読み出し専用線、
１５・・・・・・テスト端子、１６・・・・・・メモリ
・セル、１７゜１８．２５，２７．２８・・・・・・ト
ライステート・インバータ、１９，２０，２６・・・・
・・インバータ、２１・・・・・・正極性データ線、２
２・・・・・負極性データ線、２４．２４１・・・・・
・アドレス選択線、２３・・・・・・第１の書き込み制
御信号線、２９・・・・・・読み出し制御線、３０・・
・・・・第２の書き込み制御信号線、３１゜３２．３３
・・・・・・ＡＮＤ回路、３４．３５・・・・・・ＯＲ
回路、３６・・・・・・オーディナリー・プログラム・
カウンタ・スタック・コントローラ。
有するマイクロ・コンピュータのブロック図、第２図は
第１図の具体的な回路図、第３図は従来のマイクロ・コ
ンピュータのブロック図である。 １・・・・・・メモリ、２・・・・・・プログラム・カ
ウンタ・ブロック、３・・・・・・プログラム・カウン
タ・スタック、４・・・・・・プログラム・カウンタ・
ハス、５・・・・・・インターナル・データ・バス、６
・・・・・・第１のＲ／Ｗ−インターフェース、７・・
・・・・第２のＲ／Ｗ−インターフェース、８・・・・
・・メモリ・アレイ、９・・・・・・制御部〈コントロ
ーラ）、１０・・・・・・アドレス線、１３・・・・・
・書き込み専用線、１４・・・・・・読み出し専用線、
１５・・・・・・テスト端子、１６・・・・・・メモリ
・セル、１７゜１８．２５，２７．２８・・・・・・ト
ライステート・インバータ、１９，２０，２６・・・・
・・インバータ、２１・・・・・・正極性データ線、２
２・・・・・負極性データ線、２４．２４１・・・・・
・アドレス選択線、２３・・・・・・第１の書き込み制
御信号線、２９・・・・・・読み出し制御線、３０・・
・・・・第２の書き込み制御信号線、３１゜３２．３３
・・・・・・ＡＮＤ回路、３４．３５・・・・・・ＯＲ
回路、３６・・・・・・オーディナリー・プログラム・
カウンタ・スタック・コントローラ。
Claims (1)
- プログラムが格納されているメモリ・アドレスを計算す
るプログラム・カウンタ・ブロックに接続された第１の
入出力インターフェースと、マイクロ・コンピュータ内
部のデータ・バスに接続された第２の入出力インターフ
ェースと、前記第１と第２の入出力インターフェースに
接続され、プログラム・アドレスを一時記憶するメモリ
・アレイと、前記第１と第２の入出力インターフェース
および前記メモリ・アレイを制御し、テスト・モード時
に、前記第１の入出力インターフェースからのデータが
そのまま、前記メモリ・アレイ上のデータを破壊するこ
となく、前記第２の入出力インターフェースの出力端子
に出力する制御部とを備えたことを特徴とするマイクロ
・コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106339A JP2537965B2 (ja) | 1988-04-28 | 1988-04-28 | マイクロ・コンピュ―タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106339A JP2537965B2 (ja) | 1988-04-28 | 1988-04-28 | マイクロ・コンピュ―タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276340A true JPH01276340A (ja) | 1989-11-06 |
| JP2537965B2 JP2537965B2 (ja) | 1996-09-25 |
Family
ID=14431090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63106339A Expired - Fee Related JP2537965B2 (ja) | 1988-04-28 | 1988-04-28 | マイクロ・コンピュ―タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2537965B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072026A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | マイクロコンピユ−タ |
| JPS6353800A (ja) * | 1986-08-22 | 1988-03-08 | Hitachi Ltd | マイクロプログラムｒｏｍ |
-
1988
- 1988-04-28 JP JP63106339A patent/JP2537965B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072026A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | マイクロコンピユ−タ |
| JPS6353800A (ja) * | 1986-08-22 | 1988-03-08 | Hitachi Ltd | マイクロプログラムｒｏｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2537965B2 (ja) | 1996-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |