JPS6072053A - 機番設定方式 - Google Patents
機番設定方式Info
- Publication number
- JPS6072053A JPS6072053A JP17971783A JP17971783A JPS6072053A JP S6072053 A JPS6072053 A JP S6072053A JP 17971783 A JP17971783 A JP 17971783A JP 17971783 A JP17971783 A JP 17971783A JP S6072053 A JPS6072053 A JP S6072053A
- Authority
- JP
- Japan
- Prior art keywords
- machine number
- ioc
- command
- input
- number setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は、処理装置（ＣＰＵ）にいもづる接続される入
出力装置（ＩＯＣ）の機番を処理装置（Ｃ，ＰＵ）から
設定する方式に関する。
出力装置（ＩＯＣ）の機番を処理装置（Ｃ，ＰＵ）から
設定する方式に関する。
（ロ）従来技術と問題点
従来、ＩＯＣの機番は、スイッチまたはストラツプ線等
によりハードウェア的に設定されるのが通例であり、こ
のハードウェア設定した機番と、ラフ１〜ウエアで認識
している機番の不一致による初歩的な障害が発生するこ
とが多々あった。また、システム運用開始時およびシス
テム構成変更時、ハードウェアとソフトウェアの両方に
ついて初期設定および変更が必要であった。
によりハードウェア的に設定されるのが通例であり、こ
のハードウェア設定した機番と、ラフ１〜ウエアで認識
している機番の不一致による初歩的な障害が発生するこ
とが多々あった。また、システム運用開始時およびシス
テム構成変更時、ハードウェアとソフトウェアの両方に
ついて初期設定および変更が必要であった。
（ハ）発明の目的
本発明の目的は、前記欠点を解消するために、ソフトウ
ェアによるＩ ＯＣｆＪＩ）、番の設定を可能にずるハ
ードウェア機構を提供することにある。
ェアによるＩ ＯＣｆＪＩ）、番の設定を可能にずるハ
ードウェア機構を提供することにある。
（ニ）発明の構成
」二記目的を達成するために本発明は処理装置に複数の
入出力装置がいもづる接続され、前記装置間で情報の授
受を行なう処理方式において、前記入出力装置の機番を
設定する機番設定コマンドを設けるとともに、前記入出
力装置に、処理装置から前記コマンドを受領することに
よりセットされるフリップフロップと、前記フリップフ
ロップがリセット状態のとき前記１１Ｘ！番設定二１マ
ン１の直前に送られたア１°レスを自己の入出力装置機
番として記１ａする機番保持レジスタと、前記フリソプ
フｌ」ツブがセットされているときのめ前位装置からの
制御信号を後位装置に伝達する手段を設り、前記フリッ
プフロップかり七ソト状態で受領したアドレスを前記機
番保持レジスタに記憶し、その直後に転送される機番設
定コマンドを受領することにより前記フリノプフ１ニド
ノブをＵソトシ、１ｉｉｆ位装置からの制御信号を後位
装置に伝達さ−ｌることにより、処理装置から順次、入
出力装置に列し機番の設定を行なわせることを特徴とす
る。
入出力装置がいもづる接続され、前記装置間で情報の授
受を行なう処理方式において、前記入出力装置の機番を
設定する機番設定コマンドを設けるとともに、前記入出
力装置に、処理装置から前記コマンドを受領することに
よりセットされるフリップフロップと、前記フリップフ
ロップがリセット状態のとき前記１１Ｘ！番設定二１マ
ン１の直前に送られたア１°レスを自己の入出力装置機
番として記１ａする機番保持レジスタと、前記フリソプ
フｌ」ツブがセットされているときのめ前位装置からの
制御信号を後位装置に伝達する手段を設り、前記フリッ
プフロップかり七ソト状態で受領したアドレスを前記機
番保持レジスタに記憶し、その直後に転送される機番設
定コマンドを受領することにより前記フリノプフ１ニド
ノブをＵソトシ、１ｉｉｆ位装置からの制御信号を後位
装置に伝達さ−ｌることにより、処理装置から順次、入
出力装置に列し機番の設定を行なわせることを特徴とす
る。
（ホ）発明の実施例
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の実施例に於げるｃｐｕとＩＯＣの接続
図を示し、ＣＰＵば、プログラムからの指令を解読して
１、ＩＯＣの選択、コマンドの発行を行うチャンネルコ
ントローラ（ＣＨＣ）の機能を持っている。
図を示し、ＣＰＵば、プログラムからの指令を解読して
１、ＩＯＣの選択、コマンドの発行を行うチャンネルコ
ントローラ（ＣＨＣ）の機能を持っている。
第２図は本発明の一実施例のＩＯＣのブロック図を、第
３図は一実施例における、機番設定のタイムチャートを
示す。第２図に於いてデータバス１にはＩＯＣを選択す
るアドレス、ＩＯＣの動作を指定するコマンド、授受デ
ータ、ステータスがのせられ、制御線２でデータバスの
内容の定義・動作を指示する。制御線２は第３図で示す
様な各種の信号線から構成されている。フリップフロッ
プ３は、セ、１〜状態で前位装置からの制御線をドライ
バ４を開けて後位に伝え、リセット状態で前記制御線を
抑止する。但しシステムリセット線（ＳＹＳＲ）９は抑
止しない。５は機番保持レジスタを示す。
３図は一実施例における、機番設定のタイムチャートを
示す。第２図に於いてデータバス１にはＩＯＣを選択す
るアドレス、ＩＯＣの動作を指定するコマンド、授受デ
ータ、ステータスがのせられ、制御線２でデータバスの
内容の定義・動作を指示する。制御線２は第３図で示す
様な各種の信号線から構成されている。フリップフロッ
プ３は、セ、１〜状態で前位装置からの制御線をドライ
バ４を開けて後位に伝え、リセット状態で前記制御線を
抑止する。但しシステムリセット線（ＳＹＳＲ）９は抑
止しない。５は機番保持レジスタを示す。
はりセット状態となっている。また、ＣＰＵでシステム
リセット後 となり、これをコントロール回路６で受けると、リセッ
ト信号７が発生し、フリソプフｌ：？ツブ３をリセット
する。本発明では、システムリセット後は、必ずＣＰＵ
に近い順に機番設定コマンドによりＩＯＣ機番を設定し
た後、ＩＯＣとの間で入出力動作を行うことを原則とじ
−ζいる。ＣＰＵプログラムは最初に、Ｉ ＯＣ＃ １
に機番設定を行う入出力命令をＣＩＩ Ｃに発行する。
リセット後 となり、これをコントロール回路６で受けると、リセッ
ト信号７が発生し、フリソプフｌ：？ツブ３をリセット
する。本発明では、システムリセット後は、必ずＣＰＵ
に近い順に機番設定コマンドによりＩＯＣ機番を設定し
た後、ＩＯＣとの間で入出力動作を行うことを原則とじ
−ζいる。ＣＰＵプログラムは最初に、Ｉ ＯＣ＃ １
に機番設定を行う入出力命令をＣＩＩ Ｃに発行する。
ＣｌＩＣは本命令を受けると、データバスｌにＩＯＣ＃
１のアドレスをのせ、Ａ Ｉ） ＲＯ信号をオンにする
。ＩＯＣ＃１はへＤｌ’？信胃を受領すると、今、フリ
ップフロップ３がオフのため、データバス１のアドレス
を機？！￥保持レジスタ５に七ノ１−シ、ΔＤ ＲＯ信
号に応答してＳ ＲＶ ｌ信号をオンにする。ＣＨＣは
５ＲＶＩ信−号を受領すると、ＡＤＲ○信号をオフにす
る。ＡＤＲＯ信号オフでＩＯＣ＃１ば、ＳＲＶ １信号
をオフとする。ＣＨＣばＳＲＶ Ｉ信号がオフになった
ことを確認すると、次にデータバス１に機番設定コマン
ドを発せ、ＣＭＤＯ信何をオンとする。ＩＯＣ＃１のコ
ントロール回路６ば、へＤＲＯ信号に続きＣＭＤＯ信号
を受領すると、データバス１の内容を解読し、機番設定
コマンドであれば、ＳＲＶ ｌ信号をオンにして応答す
る。ＣＨＣは、ＳＲＶ ｌ信号のオンを検出すると、デ
ータバス１の機番設定コマンドをひき込め、ＣＭＤＯ信
号をオフにする。ｌ０ＤＣ＃１は、ＣＭＤＯ信何がオフ
となると、以前のコマン１−が機番設定コマンドであれ
ば、機番設定受領完をコントロールＣＩＩ Ｃは前記信
冒オンて５ＲＶＯをオンにして応答する。ＩＯＣ＃１は
５ＲＶＯのオンを検出すると、データバス１のステータ
スをひき込め、５ＴＡｌをオフにする。ＣＨＣはＳＴΔ
■のオフを検出するとＳ ＲＶ Ｏ信号をオフにし、Ｃ
ＰＵに■ＯＣ＃１に対する入出力命令完了を通知する。
１のアドレスをのせ、Ａ Ｉ） ＲＯ信号をオンにする
。ＩＯＣ＃１はへＤｌ’？信胃を受領すると、今、フリ
ップフロップ３がオフのため、データバス１のアドレス
を機？！￥保持レジスタ５に七ノ１−シ、ΔＤ ＲＯ信
号に応答してＳ ＲＶ ｌ信号をオンにする。ＣＨＣは
５ＲＶＩ信−号を受領すると、ＡＤＲ○信号をオフにす
る。ＡＤＲＯ信号オフでＩＯＣ＃１ば、ＳＲＶ １信号
をオフとする。ＣＨＣばＳＲＶ Ｉ信号がオフになった
ことを確認すると、次にデータバス１に機番設定コマン
ドを発せ、ＣＭＤＯ信何をオンとする。ＩＯＣ＃１のコ
ントロール回路６ば、へＤＲＯ信号に続きＣＭＤＯ信号
を受領すると、データバス１の内容を解読し、機番設定
コマンドであれば、ＳＲＶ ｌ信号をオンにして応答す
る。ＣＨＣは、ＳＲＶ ｌ信号のオンを検出すると、デ
ータバス１の機番設定コマンドをひき込め、ＣＭＤＯ信
号をオフにする。ｌ０ＤＣ＃１は、ＣＭＤＯ信何がオフ
となると、以前のコマン１−が機番設定コマンドであれ
ば、機番設定受領完をコントロールＣＩＩ Ｃは前記信
冒オンて５ＲＶＯをオンにして応答する。ＩＯＣ＃１は
５ＲＶＯのオンを検出すると、データバス１のステータ
スをひき込め、５ＴＡｌをオフにする。ＣＨＣはＳＴΔ
■のオフを検出するとＳ ＲＶ Ｏ信号をオフにし、Ｃ
ＰＵに■ＯＣ＃１に対する入出力命令完了を通知する。
１０Ｃば５ＲＶＯ信号がオフになると、コントロール回
路６の内部で、機番設定受領完を記憶しておれば、信号
８を発生し、フリップフロップ３をオンにする。フリッ
プフロップ３がオンになると以後オフになるまで、前位
装置からのｊｌｌｌ＋御信号は、ドライバ４を介して後
位に伝達されるため、次は■ＯＣ＃２が機番設定コマン
ｌ゛の受領が可能となる。
路６の内部で、機番設定受領完を記憶しておれば、信号
８を発生し、フリップフロップ３をオンにする。フリッ
プフロップ３がオンになると以後オフになるまで、前位
装置からのｊｌｌｌ＋御信号は、ドライバ４を介して後
位に伝達されるため、次は■ＯＣ＃２が機番設定コマン
ｌ゛の受領が可能となる。
ＣＰＵプログラムは、ｊ ＯＣ＃ １に機番設定の入出
力命令をＣＩｆ Ｃに発行した時と同様に、順次ＩＯＣ
＃２．・・・、ＩＯＣ＃最終まで行・うごとにより、機
番設定を完了する。本機番設定完了後（Ｊ、公知で行な
われている手法により、ＣＰＩＪプログラムは、ＣｌＩ
Ｃ，に入出力命令を発行し、ＣＩＴ Ｃはこの入出力命
令を受レノで、各１０ＣにＩＯＣアドレス。
力命令をＣＩｆ Ｃに発行した時と同様に、順次ＩＯＣ
＃２．・・・、ＩＯＣ＃最終まで行・うごとにより、機
番設定を完了する。本機番設定完了後（Ｊ、公知で行な
われている手法により、ＣＰＩＪプログラムは、ＣｌＩ
Ｃ，に入出力命令を発行し、ＣＩＴ Ｃはこの入出力命
令を受レノで、各１０ＣにＩＯＣアドレス。
コマンドの（１０に′：Ｊマントを発行する。各■ＯＣ
は、データバス１にアドレスが発・Ｕられ、Ａ Ｄ Ｒ
Ｏ信号−がオンのとき、機番保持レジスタ５に記憶して
いる自己機番と、データバス１のアドレスの比較を行い
、−Ｍしていれば、自己のＩＯＣが選択されたと認識し
、以後コマンドを受領してＣＨＣと１０Ｃ間で情報の授
受を行う。
は、データバス１にアドレスが発・Ｕられ、Ａ Ｄ Ｒ
Ｏ信号−がオンのとき、機番保持レジスタ５に記憶して
いる自己機番と、データバス１のアドレスの比較を行い
、−Ｍしていれば、自己のＩＯＣが選択されたと認識し
、以後コマンドを受領してＣＨＣと１０Ｃ間で情報の授
受を行う。
以」二説明した如（、本発明は、ＩＯＣに対し既存のハ
ードウェアに少数のハードウェアを追加すると同時に機
番設定コマンドを定義し、システムリセット後、ＣＰＵ
プログラムは、入出力命令により、ＣＨＣに対し前期コ
マンドの発行を指示することにより、各ＩＯＣの機番設
定を行なわせる方式を提供するものである。
ードウェアに少数のハードウェアを追加すると同時に機
番設定コマンドを定義し、システムリセット後、ＣＰＵ
プログラムは、入出力命令により、ＣＨＣに対し前期コ
マンドの発行を指示することにより、各ＩＯＣの機番設
定を行なわせる方式を提供するものである。
（へ）発明の効果
本発明によれば、ＩＯＣの機番設定をソフトウェアによ
り管理できるため、実際に設定されている１００機番と
、ソフトウェアで認識している１００機番の不一致を防
止することができる。
り管理できるため、実際に設定されている１００機番と
、ソフトウェアで認識している１００機番の不一致を防
止することができる。
第１図は本発明の実施例におりるｃｐｕとＴＯＣの接続
図、第２図は実施例のｒｏｃのブロック図、第３図は実
施例におりる機番設定のタイムチャートを示す図である
。 第２図において、１はデータバス、２は制御線。 ３はフリップフロップ、、［１ドライ゛）飄、５は機番
保持レジス先 ６はコント１．７一ル回路である。
図、第２図は実施例のｒｏｃのブロック図、第３図は実
施例におりる機番設定のタイムチャートを示す図である
。 第２図において、１はデータバス、２は制御線。 ３はフリップフロップ、、［１ドライ゛）飄、５は機番
保持レジス先 ６はコント１．７一ル回路である。
Claims (1)
- 処理装置に複数の入出力装置がいもづる接続され、前記
装置間で情報の授受を行なう処理方式において、前記入
出力装置の機番を指定する機番設定コマンドを設りると
ともに、前記入出力装置に、処理装置から前記コマンド
を受領することによりセットされるフリップフロップと
、前記フリップフロップかりセット状態のとき前記機番
設定コマンドの直前に送られたアドレスを自己の入出力
装置機番として記１．へする機番保持レジスタと、前記
フリップフロップがセットされζいるときのみ前位装置
からの制御信号を後位装置に伝達する手段を設り、前記
フリ、プフロノプがリセット状態で受領した７１ルスを
前記機番保持レジスタに記憶し、その直後に転送される
機番設定コマンドを受領することにより前記フリップフ
ロップをセットし、前位装置斤からの制御信冒を後位装
置に伝達させることにより、処理装置から順次、入出力
装置に対し機番の設定を行なわせることを特徴とする機
番設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17971783A JPS6072053A (ja) | 1983-09-28 | 1983-09-28 | 機番設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17971783A JPS6072053A (ja) | 1983-09-28 | 1983-09-28 | 機番設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072053A true JPS6072053A (ja) | 1985-04-24 |
Family
ID=16070636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17971783A Pending JPS6072053A (ja) | 1983-09-28 | 1983-09-28 | 機番設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072053A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288250A (ja) * | 1985-06-17 | 1986-12-18 | Kokusai Electric Co Ltd | 複数の論理回路基板を実装した装置 |
| JPS63124644A (ja) * | 1986-11-14 | 1988-05-28 | Fuji Electric Co Ltd | 局自動認識機能を有するデ−タ通信装置 |
| JPH04155561A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | 機番設定制御装置 |
-
1983
- 1983-09-28 JP JP17971783A patent/JPS6072053A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288250A (ja) * | 1985-06-17 | 1986-12-18 | Kokusai Electric Co Ltd | 複数の論理回路基板を実装した装置 |
| JPS63124644A (ja) * | 1986-11-14 | 1988-05-28 | Fuji Electric Co Ltd | 局自動認識機能を有するデ−タ通信装置 |
| JPH04155561A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | 機番設定制御装置 |
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