JPS6072055A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS6072055A JPS6072055A JP58177963A JP17796383A JPS6072055A JP S6072055 A JPS6072055 A JP S6072055A JP 58177963 A JP58177963 A JP 58177963A JP 17796383 A JP17796383 A JP 17796383A JP S6072055 A JPS6072055 A JP S6072055A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- input
- bus
- programmable controller
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数台設置されたアクチュエータの駆動制御な
どを行々うプログラマブルコントローラに係り、特に高
速処理に、適し、たオーバーヘッドのないマルチプロセ
ッサ構成ができるプログラマブルコントローラに関する
。
どを行々うプログラマブルコントローラに係り、特に高
速処理に、適し、たオーバーヘッドのないマルチプロセ
ッサ構成ができるプログラマブルコントローラに関する
。
従来からプログラマブルコントローラは複数台設置され
たアクチーエータの運転指令などを行なういわゆるオー
トメーシ田ンシステムヲ構成するための重要なコンポー
ネントをなしている。このプログラマブルコントローラ
を支える周辺装需としてコンピュータユニット（以下Ｃ
ＰＵと略す）があるが、処理の高速化や機能分離などの
目的でマルチプロセッサ構成とする場合が多く、この場
合には共通バス結合方式が広く用いられている。
たアクチーエータの運転指令などを行なういわゆるオー
トメーシ田ンシステムヲ構成するための重要なコンポー
ネントをなしている。このプログラマブルコントローラ
を支える周辺装需としてコンピュータユニット（以下Ｃ
ＰＵと略す）があるが、処理の高速化や機能分離などの
目的でマルチプロセッサ構成とする場合が多く、この場
合には共通バス結合方式が広く用いられている。
第１図は従来のプログラマブルコントローラを例示する
ブロック図で、２台のＣＰＵ′ｆ：共通バス結合した場
合の回路構成を示し、共通バスの調停は並列優先順位決
定方式となっている。
ブロック図で、２台のＣＰＵ′ｆ：共通バス結合した場
合の回路構成を示し、共通バスの調停は並列優先順位決
定方式となっている。
第１図において、たとえばＣＰＵ１がｃｐｖ２よシ優先
順位を高く設定していたとすると、ＣＰＵ１が入出力ボ
ート８をアクセスした時には、ＣＰＵ１のバスコントロ
ーラ５がノ（ス要求を出して並列優先順位決定回路７に
より優先順位の低ｖｃｐｕ２のバスコントローラ乙に対
するバス専有信号がリセットされてＣＰＵ２は共通バス
使用を放棄させられると同時に、バスコントローラ５に
対するバス専有信号がセットされてＣ’Ｐ Ｕ １は共
通バスを専有できる。な全図中の３，４はそれぞれプロ
グラムメモリであるしかしｋからこのような従来方式の
プログラマブルコントローラには各Ｃ７’ Ｕの共通ハ
ス使用の入出力ポートアクセスザイクルが重なった場合
にオーバーヘッドすなわちバス専有のための待ち時［：
発生する欠点がある。たとえば第２図はプログラマブル
コントローラのＣＰＵの基本動作を例示するタイムチャ
ートで、同図に示すＣＰＵの基本動作命令に訃いてＣＰ
Ｕの入出力ボートアクセスサイクルは一般には基準クロ
ックによる１マシンサイクルの１７３〜１／４となって
因る。したがってマルチＣＰＵ０数を一般にＮとし入出
力ボートアクセス時間をｔｌＯとすれば最大（Ｎ−１）
・ｔｌＯの期間のオーバーヘッドが発生することになる
ため処理の高速化のうえで障害となるなどの欠点があっ
た。
順位を高く設定していたとすると、ＣＰＵ１が入出力ボ
ート８をアクセスした時には、ＣＰＵ１のバスコントロ
ーラ５がノ（ス要求を出して並列優先順位決定回路７に
より優先順位の低ｖｃｐｕ２のバスコントローラ乙に対
するバス専有信号がリセットされてＣＰＵ２は共通バス
使用を放棄させられると同時に、バスコントローラ５に
対するバス専有信号がセットされてＣ’Ｐ Ｕ １は共
通バスを専有できる。な全図中の３，４はそれぞれプロ
グラムメモリであるしかしｋからこのような従来方式の
プログラマブルコントローラには各Ｃ７’ Ｕの共通ハ
ス使用の入出力ポートアクセスザイクルが重なった場合
にオーバーヘッドすなわちバス専有のための待ち時［：
発生する欠点がある。たとえば第２図はプログラマブル
コントローラのＣＰＵの基本動作を例示するタイムチャ
ートで、同図に示すＣＰＵの基本動作命令に訃いてＣＰ
Ｕの入出力ボートアクセスサイクルは一般には基準クロ
ックによる１マシンサイクルの１７３〜１／４となって
因る。したがってマルチＣＰＵ０数を一般にＮとし入出
力ボートアクセス時間をｔｌＯとすれば最大（Ｎ−１）
・ｔｌＯの期間のオーバーヘッドが発生することになる
ため処理の高速化のうえで障害となるなどの欠点があっ
た。
本発明の目的は上記し次従来技術の欠点金なくシ、オー
バーヘッドのないマルチプロセッサ構成ができる処理速
度の速−プログラマブルコントローラを提供するにある
。
バーヘッドのないマルチプロセッサ構成ができる処理速
度の速−プログラマブルコントローラを提供するにある
。
本発明は同一のマシンサイクル（動作命令語長）および
マシンサイクルパターン（処理順序〕を有する複数のＣ
ＰＵを共通バス結合によるマルチプロセッサ構成とし、
各ＣＰＵの起動タイミングを入出力ボートアクセスサイ
クルに相当する時間たけ互いにずらせることＫよシ各ｃ
ｐｖが共通バスを時分割で使用できるタイムスライス方
式として、これによジオ−バーヘッドの発生しないマル
チプロセッサ構成ができるようにシタプログラマブルコ
ントローラである。
マシンサイクルパターン（処理順序〕を有する複数のＣ
ＰＵを共通バス結合によるマルチプロセッサ構成とし、
各ＣＰＵの起動タイミングを入出力ボートアクセスサイ
クルに相当する時間たけ互いにずらせることＫよシ各ｃ
ｐｖが共通バスを時分割で使用できるタイムスライス方
式として、これによジオ−バーヘッドの発生しないマル
チプロセッサ構成ができるようにシタプログラマブルコ
ントローラである。
以下に本発明の実施例を第３図および第４図により説明
する。
する。
第３図は本発明によるプログラマブルコントローラの一
実施例を示すブロック図で、２台のＣＰＵをタイムスラ
イス方式を用いて共通バス結合した回路構成を示してい
る。第３図において、第１図と同一符号または記号は同
一または相当部分を示すものとし、ＣＰＵ１．２は共通
の基準クロックで動作するように接続されており、１マ
シンサイクル（動作命令語長）およびマシンサイクルパ
ターン（処理順序）が同一のものである。プログラムメ
モリ３，４はそれぞれＣＰＵ１，２が実行するプログラ
ムを格納しているメモリである。ＣＰＵ１には基準クロ
ックに同期したプログラム起動信号を発生するためのリ
セットパルス発生器９が接続される一方、ＣＰＵ２には
リセットパルス発生器９が発生するプログラム起動信号
を基準クロックに同期して入出力ボートアクセスサイク
ルに相当する時間たけシフトして出力するシフトレジ５
スタ１０が接続される。また（：ＰＵｌ、２にはそれぞ
れアドレスデコーダ１１．１２およびバススイッチ１３
゜１４が接続され、アドレスデコーダ１１．１２はそれ
ぞれ入出力ボートアクセスサイクル中のみバススイッチ
１３．１４を閉じるような接続になっている。さらに共
通バスに接続された入出力ボート８はＣＰＵ１，２にそ
れぞれ対応したバススイッチ１３．１４が閉じている時
のみＣＰＵ１，２からのアクセスが可能となる。
実施例を示すブロック図で、２台のＣＰＵをタイムスラ
イス方式を用いて共通バス結合した回路構成を示してい
る。第３図において、第１図と同一符号または記号は同
一または相当部分を示すものとし、ＣＰＵ１．２は共通
の基準クロックで動作するように接続されており、１マ
シンサイクル（動作命令語長）およびマシンサイクルパ
ターン（処理順序）が同一のものである。プログラムメ
モリ３，４はそれぞれＣＰＵ１，２が実行するプログラ
ムを格納しているメモリである。ＣＰＵ１には基準クロ
ックに同期したプログラム起動信号を発生するためのリ
セットパルス発生器９が接続される一方、ＣＰＵ２には
リセットパルス発生器９が発生するプログラム起動信号
を基準クロックに同期して入出力ボートアクセスサイク
ルに相当する時間たけシフトして出力するシフトレジ５
スタ１０が接続される。また（：ＰＵｌ、２にはそれぞ
れアドレスデコーダ１１．１２およびバススイッチ１３
゜１４が接続され、アドレスデコーダ１１．１２はそれ
ぞれ入出力ボートアクセスサイクル中のみバススイッチ
１３．１４を閉じるような接続になっている。さらに共
通バスに接続された入出力ボート８はＣＰＵ１，２にそ
れぞれ対応したバススイッチ１３．１４が閉じている時
のみＣＰＵ１，２からのアクセスが可能となる。
次にこのような回路構成になる第３図のタイムスライス
方式の動作を第４図により説明すれば、第４図は第３図
のタイムスライス方式による２台のＣＰＵの基本動作を
例示するタイムチャートで、まずプログラムコントロー
ラの電瀞が入ると、リセット信号発生器９は基準クロッ
クに同期してＣＰＵ１，２が動作可能にｈるまでに必要
なりロック数になる所定のクロックの期間に第４図のタ
イミングで（：ＰＵｌのリセット信号を発生する。する
とこのリセット信号の立上りでＣＰＩＪｌは第４図のよ
うに基本動作のプログラムが起動する。一方のシフトレ
ジスタ１０の出力からはリセット信号発生器９で発生し
たＣＰＵ１のリセット信号を基準クロックに同期してシ
フトされて第４図の入出力ボートアクセスザイクルに相
当する時間だけ遅れたタイミングでＣＰＵ２のリセット
信号が発生するから、したがってこのリセット信号のＣ
ＰＵ１のリセット信号の立上りよりも入出力ボートアク
セスザイクルに相当する時間だけ遅れた立上りでＣＰＵ
２は第４図のように基本動作のプログラムが起動する。
方式の動作を第４図により説明すれば、第４図は第３図
のタイムスライス方式による２台のＣＰＵの基本動作を
例示するタイムチャートで、まずプログラムコントロー
ラの電瀞が入ると、リセット信号発生器９は基準クロッ
クに同期してＣＰＵ１，２が動作可能にｈるまでに必要
なりロック数になる所定のクロックの期間に第４図のタ
イミングで（：ＰＵｌのリセット信号を発生する。する
とこのリセット信号の立上りでＣＰＩＪｌは第４図のよ
うに基本動作のプログラムが起動する。一方のシフトレ
ジスタ１０の出力からはリセット信号発生器９で発生し
たＣＰＵ１のリセット信号を基準クロックに同期してシ
フトされて第４図の入出力ボートアクセスザイクルに相
当する時間だけ遅れたタイミングでＣＰＵ２のリセット
信号が発生するから、したがってこのリセット信号のＣ
ＰＵ１のリセット信号の立上りよりも入出力ボートアク
セスザイクルに相当する時間だけ遅れた立上りでＣＰＵ
２は第４図のように基本動作のプログラムが起動する。
このようにしてＣＰＵ１とＣＰＵ２は入出力ボートアク
セスサイクルに相当した時間だけずらして同一のマシン
サイクル（動作命令語長）で同一のサイクルパターン（
処理順序）の基本動作のプログラムを実行するから、こ
れによりＣＰＵ １とＣＰ Ｕ ２の入出力ボートアク
セスのタイミングは第４図に示すように入出力ボートア
クセスザイクルに相当する時間だけずらすことができる
。かくしてそれぞれ時間的に重なシの生じＩい入出力ボ
ートアクセスのタイミングで、１ずＣＰＵ１が入出力ボ
ートアクセスサイクルに入ると、アドレスデコーダ１１
はバススイッチ１３を閉じて共通バス上の入出力ボート
８をアクセスする。その後に入出力ボートアクセスサイ
クルの終シでバススイッチ１３ヲ開く。一方ノｃ ｐ
ｒｙ ２からの入出力ボートのアクセスについても同様
にして、ＣＰＵ１の入出力ボートアクセスサイクルの終
った時点でＣＰＵ２が入出力ボートアクセスサイクルに
入ると、アドレスデコーダ１２はバススイッチ１４ヲ閉
じて共通バス上の入出力ボート８をアクセスし、その後
に入出力ボートアクセスサイクルの終りでバススイッチ
１４全開く。こうして２台のＣＰＵ１．２はタイムスラ
イス方式にょシ共通バスを時分割で使用するようにして
、共通バス使用のための待ち時間が発生することはない
。
セスサイクルに相当した時間だけずらして同一のマシン
サイクル（動作命令語長）で同一のサイクルパターン（
処理順序）の基本動作のプログラムを実行するから、こ
れによりＣＰＵ １とＣＰ Ｕ ２の入出力ボートアク
セスのタイミングは第４図に示すように入出力ボートア
クセスザイクルに相当する時間だけずらすことができる
。かくしてそれぞれ時間的に重なシの生じＩい入出力ボ
ートアクセスのタイミングで、１ずＣＰＵ１が入出力ボ
ートアクセスサイクルに入ると、アドレスデコーダ１１
はバススイッチ１３を閉じて共通バス上の入出力ボート
８をアクセスする。その後に入出力ボートアクセスサイ
クルの終シでバススイッチ１３ヲ開く。一方ノｃ ｐ
ｒｙ ２からの入出力ボートのアクセスについても同様
にして、ＣＰＵ１の入出力ボートアクセスサイクルの終
った時点でＣＰＵ２が入出力ボートアクセスサイクルに
入ると、アドレスデコーダ１２はバススイッチ１４ヲ閉
じて共通バス上の入出力ボート８をアクセスし、その後
に入出力ボートアクセスサイクルの終りでバススイッチ
１４全開く。こうして２台のＣＰＵ１．２はタイムスラ
イス方式にょシ共通バスを時分割で使用するようにして
、共通バス使用のための待ち時間が発生することはない
。
なお上記実施例でｌ−１：２台のＣＰＵのマルチプロセ
ッサ構成としているが、本タイムスライス方式では（１
マシンサイクル／入出力ポートアクセスサイクル）個の
ＣＰＵ−ｆでマルチプロセッサ構成とすることができる
。
ッサ構成としているが、本タイムスライス方式では（１
マシンサイクル／入出力ポートアクセスサイクル）個の
ＣＰＵ−ｆでマルチプロセッサ構成とすることができる
。
以上のように本実施例のプログラマブルコントローラに
よれば、複数台の各ＣＰＵのプログラムの起動タイミン
グを入出力ボートアクセス時間に相当する時間だけ互い
にずらすためのリセットパルス発生器および１個以上の
シフトレジスタと、各ＣＰＵが入出力ボートｔアクセス
している時のみ共通バスを使用可能にする各アドレスレ
コーダおよびバススイッチを設けることにより、各ＣＰ
Ｈの共通バス使用のための待ち時間が発生１７ないマ
ルチプロセッサ構成とすることが容易にできる。
よれば、複数台の各ＣＰＵのプログラムの起動タイミン
グを入出力ボートアクセス時間に相当する時間だけ互い
にずらすためのリセットパルス発生器および１個以上の
シフトレジスタと、各ＣＰＵが入出力ボートｔアクセス
している時のみ共通バスを使用可能にする各アドレスレ
コーダおよびバススイッチを設けることにより、各ＣＰ
Ｈの共通バス使用のための待ち時間が発生１７ないマ
ルチプロセッサ構成とすることが容易にできる。
以上の説明かられかるように、本発明のプログラマブル
コントローラによれば、同一のマシンサイクル（動作命
令語長）シよびマシンサイクルパターン（処理順序）の
ＣＰＵをマルチプロセッサ構成とし、各ＣＰＵのプログ
ラム起動タイミングを入出力ボートアクセスサイクルに
相当する時間だけ位相をずらすタイムスライス方式とす
ることによシ、従来の並列優先順位決定方式のマルチプ
ロセッサ構成などの場合に発生する入出力ボートアクセ
ス（共通バスアクセス）タイミングの競合によるオーバ
ーヘッドをなくすことが可能となり処理の高速化が実現
できる。
コントローラによれば、同一のマシンサイクル（動作命
令語長）シよびマシンサイクルパターン（処理順序）の
ＣＰＵをマルチプロセッサ構成とし、各ＣＰＵのプログ
ラム起動タイミングを入出力ボートアクセスサイクルに
相当する時間だけ位相をずらすタイムスライス方式とす
ることによシ、従来の並列優先順位決定方式のマルチプ
ロセッサ構成などの場合に発生する入出力ボートアクセ
ス（共通バスアクセス）タイミングの競合によるオーバ
ーヘッドをなくすことが可能となり処理の高速化が実現
できる。
第１図は従来のプログラマブルコン）ｏ−５を例示する
ブロック図、第２図は第１図のＣＰＵの基本動作タイム
チャート、第３図は本発明によるプログラマブルコント
ローラの一実施例を示すブロック図、第４図は第６図の
ＣＰＵの基本動作タイムチャートである。 １．２・コンピュータユニット（ＣＰＵ）５．４・・プ
ログラムメモリ ８・・・入出力ボート ９・・・リセットパルス発生器 １０・・・シフトレジスタ １１．１２・・・アドレスデコーダ １３．１＋１１・・・バススイッチ 代理人弁理士 高 橋 明 夫 第 １ 図 融 ２ 図 待間
ブロック図、第２図は第１図のＣＰＵの基本動作タイム
チャート、第３図は本発明によるプログラマブルコント
ローラの一実施例を示すブロック図、第４図は第６図の
ＣＰＵの基本動作タイムチャートである。 １．２・コンピュータユニット（ＣＰＵ）５．４・・プ
ログラムメモリ ８・・・入出力ボート ９・・・リセットパルス発生器 １０・・・シフトレジスタ １１．１２・・・アドレスデコーダ １３．１＋１１・・・バススイッチ 代理人弁理士 高 橋 明 夫 第 １ 図 融 ２ 図 待間
Claims (1)
- 同一の動作命令語長および処理順序のプログラムを有す
る複数台のコンピータユニット（以下ｃｐｖと略す）と
、該ＣＰＵが実行する上記プログラムを格納するプログ
ラムメモリと、上記ＣＰＵが共通バスを通してアクセス
可能な入出力ボートと、上記ＣＰＵのプログラム起動信
号を上記入出力ボートのアク−ヒス時間に相当する時間
だけ互いにシフトして発生する手段と、上記ＣＰＵが上
記入出力ボートをアクセスしている時間のみ当該ＣＰＵ
が共通ノ（スを使用可能にする手段とからなるプログラ
マブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177963A JPS6072055A (ja) | 1983-09-28 | 1983-09-28 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177963A JPS6072055A (ja) | 1983-09-28 | 1983-09-28 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072055A true JPS6072055A (ja) | 1985-04-24 |
Family
ID=16040134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177963A Pending JPS6072055A (ja) | 1983-09-28 | 1983-09-28 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072055A (ja) |
-
1983
- 1983-09-28 JP JP58177963A patent/JPS6072055A/ja active Pending
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