JPS6258348A - メモリコントロ−ル集積回路 - Google Patents
メモリコントロ−ル集積回路Info
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- JPS6258348A JPS6258348A JP19915785A JP19915785A JPS6258348A JP S6258348 A JPS6258348 A JP S6258348A JP 19915785 A JP19915785 A JP 19915785A JP 19915785 A JP19915785 A JP 19915785A JP S6258348 A JPS6258348 A JP S6258348A
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- JP
- Japan
- Prior art keywords
- circuit
- cpu
- memory control
- memory
- access
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- Pending
Links
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- 238000007796 conventional method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
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- 241001212789 Dynamis Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、いわゆる高性能パーソナルコンピュータ等に
使用されるメモリコントロール集積回路であって１通常
使用されるダイナミックＲＡＭを用いて、ＣＰＵをＮｏ
Ｗａｉｔのまま高速に動作できるようにしたメモリコン
トロール集積回路に関するものである。
使用されるメモリコントロール集積回路であって１通常
使用されるダイナミックＲＡＭを用いて、ＣＰＵをＮｏ
Ｗａｉｔのまま高速に動作できるようにしたメモリコン
トロール集積回路に関するものである。
第４図は従来方式の例、第５図は従来方式によるタイム
チャートを示す。
チャートを示す。
第４図において、２１はＣＰＵ、２２はダイナミックＲ
ＡＭ、３０はＣＰＵ２１に同期信号を供給するクロック
ジェネレータ、３１はハスコントローラ、３２はダイナ
ミックＲＡＭ２２に対しアクセス制御信号を出力するメ
モリコントロール回路を表す。
ＡＭ、３０はＣＰＵ２１に同期信号を供給するクロック
ジェネレータ、３１はハスコントローラ、３２はダイナ
ミックＲＡＭ２２に対しアクセス制御信号を出力するメ
モリコントロール回路を表す。
ＣＰＵ２１は９例えばインテル社の１６ビソトＣＰＵで
あるｒｌｎｔｅｌ ８０２８６ Ｊであり、クロックジ
ェネレータ３０はｒｌｎｔｅｌ ８０２１３４ ｊ 、
ハスコントローラ３１はｒｌｎｔｅｌ ８０２８８ Ｊ
等のＩｃである。
あるｒｌｎｔｅｌ ８０２８６ Ｊであり、クロックジ
ェネレータ３０はｒｌｎｔｅｌ ８０２１３４ ｊ 、
ハスコントローラ３１はｒｌｎｔｅｌ ８０２８８ Ｊ
等のＩｃである。
ダイナミックＲＡＭ２２からリードする場合。
ＣＰＵ２１は、第５図のタイムチャートに示すタイミン
グでもって、ステータス信号８０等をバスコントローラ
３１へ出力し、バスコントローラ３１は、メモリリード
コマンド信号ＭＲＤＣをメモリコントロール回路３２へ
送る。メモリコントロール回路３２は、このメモリリー
ドコマンド信号ＭＲＤＣの立ち下がりによるタイミング
をもとに。
グでもって、ステータス信号８０等をバスコントローラ
３１へ出力し、バスコントローラ３１は、メモリリード
コマンド信号ＭＲＤＣをメモリコントロール回路３２へ
送る。メモリコントロール回路３２は、このメモリリー
ドコマンド信号ＭＲＤＣの立ち下がりによるタイミング
をもとに。
ダイナミックＲＡＭ２２へのアクセスを起動する。
そして、クロックジェネレータ３０に対し、シンクロナ
スレディ信号５ＲＤＹを通知し、クロックジェネレータ
３０は、ＣＰＵ２１に対し、レディ信号ＲＥＡＤＹを送
って１次のバスサイクルに入る。
スレディ信号５ＲＤＹを通知し、クロックジェネレータ
３０は、ＣＰＵ２１に対し、レディ信号ＲＥＡＤＹを送
って１次のバスサイクルに入る。
ＣＰＵ２１には１例えば６ＭＨｚまたは８Ｍ１ｌｚのク
ロックで動作するものがあるが、クロックジェネレータ
３０．ハスコントローラ３１．メモリコントロール回路
３２等として１通常使用されるＣＰＵ２１専用のファミ
リ周辺ＩＣを用いた場合。
ロックで動作するものがあるが、クロックジェネレータ
３０．ハスコントローラ３１．メモリコントロール回路
３２等として１通常使用されるＣＰＵ２１専用のファミ
リ周辺ＩＣを用いた場合。
ダイナミックＲＡＭ２２へのアクセスを、バスコントロ
ーラ３１からのメモリリード／ライトコマンド信号（Ｍ
ＲＤ Ｃ／ＭＷＴ Ｃ）により起動するため、起動の
タイミングが遅れる。
ーラ３１からのメモリリード／ライトコマンド信号（Ｍ
ＲＤ Ｃ／ＭＷＴ Ｃ）により起動するため、起動の
タイミングが遅れる。
即ち、６ＭＨｚでは、各ステートＴｓ、Ｔｃは、各々１
６７ｎｓであり２通常のスピードのダイナミ・ツクＲＡ
Ｍ２２を使用した場合、若干のタイミングオーバのため
、ＣＰｔＪ動作に１Ｗａｉｔが必要になる。このように
、 ６ Ｍｌｌｙ、 Ｉ Ｗａｉｔで動作すると、
１回のバスサイクルに５００ｎｓかかることになる。
６７ｎｓであり２通常のスピードのダイナミ・ツクＲＡ
Ｍ２２を使用した場合、若干のタイミングオーバのため
、ＣＰｔＪ動作に１Ｗａｉｔが必要になる。このように
、 ６ Ｍｌｌｙ、 Ｉ Ｗａｉｔで動作すると、
１回のバスサイクルに５００ｎｓかかることになる。
従来方式のようなメーカー指定の周辺ＩＣを用いて、Ｃ
ＰＵ２１を８ＭＩ（ｚで動作させる場合１例えばアクセ
スタイムが１００ｎｓ以下のスタテイクＲＡＭを使用す
るか、または、ＣＰＵ２１にＷａｉｔをかけ２通常のダ
イナミックＲＡＭ２２へのアクセスタ・イムを保証して
、ダイナミックＲＡＭ２２を使用するかの選択が必要で
ある。
ＰＵ２１を８ＭＩ（ｚで動作させる場合１例えばアクセ
スタイムが１００ｎｓ以下のスタテイクＲＡＭを使用す
るか、または、ＣＰＵ２１にＷａｉｔをかけ２通常のダ
イナミックＲＡＭ２２へのアクセスタ・イムを保証して
、ダイナミックＲＡＭ２２を使用するかの選択が必要で
ある。
しかし、高速なスタティックＲＡＭは高価であり、コス
トパフォーマンスの点に問題がある。また１通常のダイ
ナミックＲＡＭ２２を使用した場合、インテル社のｒＩ
ｎｔｅｌ ８０２８６ Ｊのように、１回のバスサイク
ルが２つのステートＴｓ 、Ｔｃからなるものは、 Ｗ
ａｉｔによりｌステート挿入すると、５０％スピードが
低下してしまうことになり。
トパフォーマンスの点に問題がある。また１通常のダイ
ナミックＲＡＭ２２を使用した場合、インテル社のｒＩ
ｎｔｅｌ ８０２８６ Ｊのように、１回のバスサイク
ルが２つのステートＴｓ 、Ｔｃからなるものは、 Ｗ
ａｉｔによりｌステート挿入すると、５０％スピードが
低下してしまうことになり。
システムの処理能力に大きな影響を与えるという問題が
ある。
ある。
本発明は上記問題点の解決を図り、クロックジェネレー
タ、バスコントローラ等の機能を持った専用のメモリコ
ントロール集積回路を提供する。
タ、バスコントローラ等の機能を持った専用のメモリコ
ントロール集積回路を提供する。
このメモリコントロール集積回路は、ＣＰＵからのステ
ータス信号ｓ ｏ、 ｓ Ｉ、 Ｍ／ 、ｔｏ等をデコ
ードする回路を内蔵しており、ステータス信号をデコー
ドした後、直ちに第４図に示すメモリコントロール回路
３２に相当する部分を起動するようにしている。従って
、ステートＴｓの中程からダイナミックＲＡＭへのアク
セスが開始される。これにより、約手ステート分だけ早
くメモリへのアクセスが開始できるため１例えば８ＭＨ
ｚの場合でも。
ータス信号ｓ ｏ、 ｓ Ｉ、 Ｍ／ 、ｔｏ等をデコ
ードする回路を内蔵しており、ステータス信号をデコー
ドした後、直ちに第４図に示すメモリコントロール回路
３２に相当する部分を起動するようにしている。従って
、ステートＴｓの中程からダイナミックＲＡＭへのアク
セスが開始される。これにより、約手ステート分だけ早
くメモリへのアクセスが開始できるため１例えば８ＭＨ
ｚの場合でも。
Ｗ ａ ｉ ｔが必要なくなる。
第１図は本発明の一実施例ブロック図、第２図は本発明
の適用例、第３図は本発明の一実施例タイムチャートを
示す。
の適用例、第３図は本発明の一実施例タイムチャートを
示す。
第１図において、１０は本発明に係るメモリコントロー
ルＩＣ，１１はリセット信号の同期をとるリセット信号
同期回路、１２はＣＰＵからのステータス信号Ｓ ｏ、
Ｓ ＋、 Ｍ／ Ｉ Ｏをデコードするステータスデ
コード回路、１３はＤＭＡを制御するＤＭＡ制御回路、
１４はアドレス情報によりメモリを選択するメモリ選択
回路、１５はレディ信号ＲＥ Ａ Ｄ ＹをＣＰＵへ送
るレディ信号同期回路。
ルＩＣ，１１はリセット信号の同期をとるリセット信号
同期回路、１２はＣＰＵからのステータス信号Ｓ ｏ、
Ｓ ＋、 Ｍ／ Ｉ Ｏをデコードするステータスデ
コード回路、１３はＤＭＡを制御するＤＭＡ制御回路、
１４はアドレス情報によりメモリを選択するメモリ選択
回路、１５はレディ信号ＲＥ Ａ Ｄ ＹをＣＰＵへ送
るレディ信号同期回路。
１６はいわゆる多重保護例外発生時の処理機能（シャッ
トダウン・ロジック）を持つシャットダウン回路、１７
はメモリリードコマンド信号ＭＲＤＣ，メモリライトコ
マンド信号ＭＷＴＣまたは入出力コマンド信号■ＯＲＣ
等の制御信号を出力する制御信号出力回路、１８はメモ
リタイミング発生回路、１９はメモリ制御信号を出力す
るメモリ制御信号出力回路を表す。
トダウン・ロジック）を持つシャットダウン回路、１７
はメモリリードコマンド信号ＭＲＤＣ，メモリライトコ
マンド信号ＭＷＴＣまたは入出力コマンド信号■ＯＲＣ
等の制御信号を出力する制御信号出力回路、１８はメモ
リタイミング発生回路、１９はメモリ制御信号を出力す
るメモリ制御信号出力回路を表す。
第１図に示すメモリコントロールＩＣｌ０は。
例えば６００ゲ一ト程度のバイポーラゲートアレイから
なり、第２図に示すように、ＣＰＵ２１とダイナミック
ＲＡＭ２２との間に介在し、ＣＰＵ２１からのメモリア
クセス要求により、ダイナミックＲＡＭ２２をアクセス
する制御信号を送出する。
なり、第２図に示すように、ＣＰＵ２１とダイナミック
ＲＡＭ２２との間に介在し、ＣＰＵ２１からのメモリア
クセス要求により、ダイナミックＲＡＭ２２をアクセス
する制御信号を送出する。
第３図はＣＰＵ２１を８ Ｍ Ｈｚで動作させた場合の
タイムチャートを示している。。
タイムチャートを示している。。
ステータスデコード回路１２は、ＣＰＵ２１からのステ
ータス信号３０等を受信すると、そのデコード結果を、
シャットダウン回路１６．制御信号出力回路１７．メモ
リタイミング発生回路１８へ伝達する。メモリタイミン
グ発生回路１８は。
ータス信号３０等を受信すると、そのデコード結果を、
シャットダウン回路１６．制御信号出力回路１７．メモ
リタイミング発生回路１８へ伝達する。メモリタイミン
グ発生回路１８は。
デコード結果により、直ちにメモリ制御信号出力回路１
９に対して、ダイナミックＲＡＭ２２へのアクセス開始
を指示する。これにより、ステートＴｓの中程からダイ
ナミックＲＡＭ２２へのアクセスが開始できるようにな
っている。従って、ＣＰＵ２１が８ＭＨｚ動作でも、メ
モリアクセスに１８７．５ｎｓの時間が確保でき、これ
により１通常使用されているダイナミックＲＡＭを用い
る場合にも、ＣＰＵ２１にＷａｉｔをかける必要がない
。
９に対して、ダイナミックＲＡＭ２２へのアクセス開始
を指示する。これにより、ステートＴｓの中程からダイ
ナミックＲＡＭ２２へのアクセスが開始できるようにな
っている。従って、ＣＰＵ２１が８ＭＨｚ動作でも、メ
モリアクセスに１８７．５ｎｓの時間が確保でき、これ
により１通常使用されているダイナミックＲＡＭを用い
る場合にも、ＣＰＵ２１にＷａｉｔをかける必要がない
。
制御信号出力回路１７は、ステータス信号Ｓｏのデコー
ド結果により、メモリリードコマンド信号ＭＲＤＣをス
テートＴＣのフェーズで出力する。
ド結果により、メモリリードコマンド信号ＭＲＤＣをス
テートＴＣのフェーズで出力する。
また、バスサイクル期間中、アドレス信号を−・定に保
つためのラッチ信号（Ａ Ｌ Ｅ）も通常より早く出力
され、メモリへのアクセスの高速化が図られている。さ
らに、バスサイクルを終了させるためのレディ信号ＲＥ
ＡＤＹも、レディ信号同期回路１５により、メモリコン
トロールＩＣｌ０から出力され、全体的に見てもっとも
良いタイミングで、ダイナミックＲＡＭ２２の制御がな
されるようになっている。
つためのラッチ信号（Ａ Ｌ Ｅ）も通常より早く出力
され、メモリへのアクセスの高速化が図られている。さ
らに、バスサイクルを終了させるためのレディ信号ＲＥ
ＡＤＹも、レディ信号同期回路１５により、メモリコン
トロールＩＣｌ０から出力され、全体的に見てもっとも
良いタイミングで、ダイナミックＲＡＭ２２の制御がな
されるようになっている。
以上説明したように１本発明によれば１通常使用される
ダイナミックＲＡＭを用いて１例えば８ＭＨｚ、 Ｎｏ
Ｗａｉｔ動作によるＣＰＵの使用が可能になり、ｌバ
スサイクルを２５０ｎｓとすることが可能になる。また
、各種制御機能が１チップ内のバイポーラゲートアレイ
に納められるので、全体のシステム構成を簡易化できる
。
ダイナミックＲＡＭを用いて１例えば８ＭＨｚ、 Ｎｏ
Ｗａｉｔ動作によるＣＰＵの使用が可能になり、ｌバ
スサイクルを２５０ｎｓとすることが可能になる。また
、各種制御機能が１チップ内のバイポーラゲートアレイ
に納められるので、全体のシステム構成を簡易化できる
。
第１図は本発明の一実施例ブロック図、第２図は本発明
の適用例、第３図は本発明の一実施例タイムチャート、
第４図は従来方式の例、第５図は従来方式によるタイム
チャートを示す。 図中、１０は、メモリコントロールＩＣ，１２はステー
タスデコード回路、１３はＤＭＡ制御回路。 １４はメモリ選択回路、１５はレディ信号同期回路、１
６はシャットダウン回路、１７は制御信号出力回路、１
８はメモリタイミング発生回路、１９はメモリ制御信号
出力回路、２１はＣＰＵ、 ２２はダイナミックＲＡ
Ｍを表す。
の適用例、第３図は本発明の一実施例タイムチャート、
第４図は従来方式の例、第５図は従来方式によるタイム
チャートを示す。 図中、１０は、メモリコントロールＩＣ，１２はステー
タスデコード回路、１３はＤＭＡ制御回路。 １４はメモリ選択回路、１５はレディ信号同期回路、１
６はシャットダウン回路、１７は制御信号出力回路、１
８はメモリタイミング発生回路、１９はメモリ制御信号
出力回路、２１はＣＰＵ、 ２２はダイナミックＲＡ
Ｍを表す。
Claims (1)
- 【特許請求の範囲】 １回のバスサイクルが第１のステートＴｓと第２のステ
ートＴｃとからなり、ＣＰＵからのステータス信号によ
ってダイナミックＲＡＭへのアクセス制御信号を生成し
出力するメモリコントロール集積回路であって、 ＣＰＵからのステータス信号をデコードする回路（１２
）と、 上記ステータス信号のデコード後に、上記第１のステー
トＴｓの中程から上記ダイナミックＲＡＭへのアクセス
を開始させるタイミング発生回路（１８）と、 上記ステータス信号のデコード結果に従って、メモリリ
ード、メモリライトまたは入出力に関する制御信号を出
力する回路（１７）とを、 １チップ内に有していることを特徴とするメモリコント
ロール集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19915785A JPS6258348A (ja) | 1985-09-09 | 1985-09-09 | メモリコントロ−ル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19915785A JPS6258348A (ja) | 1985-09-09 | 1985-09-09 | メモリコントロ−ル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258348A true JPS6258348A (ja) | 1987-03-14 |
Family
ID=16403102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19915785A Pending JPS6258348A (ja) | 1985-09-09 | 1985-09-09 | メモリコントロ−ル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258348A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57156451A (en) * | 1981-03-20 | 1982-09-27 | Hitachi Ltd | Preparation of amine compound |
| JPH03204742A (ja) * | 1990-01-08 | 1991-09-06 | Oki Electric Ind Co Ltd | メモリ制御回路 |
| JPH06334646A (ja) * | 1993-05-19 | 1994-12-02 | Nec Corp | フレーム伝送装置 |
-
1985
- 1985-09-09 JP JP19915785A patent/JPS6258348A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57156451A (en) * | 1981-03-20 | 1982-09-27 | Hitachi Ltd | Preparation of amine compound |
| JPH03204742A (ja) * | 1990-01-08 | 1991-09-06 | Oki Electric Ind Co Ltd | メモリ制御回路 |
| JPH06334646A (ja) * | 1993-05-19 | 1994-12-02 | Nec Corp | フレーム伝送装置 |
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