JPH0158528B2 - - Google Patents
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- Publication number
- JPH0158528B2 JPH0158528B2 JP57085975A JP8597582A JPH0158528B2 JP H0158528 B2 JPH0158528 B2 JP H0158528B2 JP 57085975 A JP57085975 A JP 57085975A JP 8597582 A JP8597582 A JP 8597582A JP H0158528 B2 JPH0158528 B2 JP H0158528B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- flip
- timing
- cycle
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明はタイミングパルス発生回路、特にマ
イクロコンピユータ（以下マイコンと略す）のマ
シンサイクル発生回路に有効で、タイミングパル
スの発生順位の変更がタイミングパルス発生回路
に関する。
イクロコンピユータ（以下マイコンと略す）のマ
シンサイクル発生回路に有効で、タイミングパル
スの発生順位の変更がタイミングパルス発生回路
に関する。
一般にマイコンにおいて使用される命令は一定
の語長ではなく、１バイト命令、２バイト命令等
があり、データ処理の実行単位であるマシンサイ
クルをいくつか経て命令の実行が完了する。この
マシンサイクル数は各命令により一様でないた
め、願昭55−92542号にて提案された情報処理装
置のように、同一マシンサイクルでは同様なデー
タ処理を実行するように構成し、必要なマシンサ
イクル信号だけを発生して、命令の実行を完了す
る方法が知られている。これらの場合マシンサイ
クルの発生順位は、命令解読のためのオペレーシ
ヨンコードフエツチサイクル、メモリのリードサ
イクル、演算サイクル、メモリのライトサイクル
である。しかし、この順位は命令によつて一様で
なく、インデツクスアドレシングのようにアドレ
スの演算結果でメモリのアドレスを決定する命令
等、演算サイクルの後にメモリのリードサイクル
が必要となる命令がある。従来この種の命令を実
現するために以下の方法があつた。
の語長ではなく、１バイト命令、２バイト命令等
があり、データ処理の実行単位であるマシンサイ
クルをいくつか経て命令の実行が完了する。この
マシンサイクル数は各命令により一様でないた
め、願昭55−92542号にて提案された情報処理装
置のように、同一マシンサイクルでは同様なデー
タ処理を実行するように構成し、必要なマシンサ
イクル信号だけを発生して、命令の実行を完了す
る方法が知られている。これらの場合マシンサイ
クルの発生順位は、命令解読のためのオペレーシ
ヨンコードフエツチサイクル、メモリのリードサ
イクル、演算サイクル、メモリのライトサイクル
である。しかし、この順位は命令によつて一様で
なく、インデツクスアドレシングのようにアドレ
スの演算結果でメモリのアドレスを決定する命令
等、演算サイクルの後にメモリのリードサイクル
が必要となる命令がある。従来この種の命令を実
現するために以下の方法があつた。
第１は、演算サイクルのあとにもメモリリード
サイクルを設ける方法であり、第２は演算サイク
ルのあとのメモリライトサイクルでメモリリード
を実行する方法である。しかしながら、前記第１
の方法は、余分なメモリリードサイクルの発生回
路が必要となるためハードウエアの増大を伴う。
また第２の方法は、本来メモリライトサイクルで
あるマシンサイクル信号でメモリリードを制御す
ることになり、マシンサイクル信号をいろいろな
制御系統に転送したり、余分な制御回路を必要と
し、マシンサイクル信号の配線やハードウエアの
増大を招くと言う欠点があつた。
サイクルを設ける方法であり、第２は演算サイク
ルのあとのメモリライトサイクルでメモリリード
を実行する方法である。しかしながら、前記第１
の方法は、余分なメモリリードサイクルの発生回
路が必要となるためハードウエアの増大を伴う。
また第２の方法は、本来メモリライトサイクルで
あるマシンサイクル信号でメモリリードを制御す
ることになり、マシンサイクル信号をいろいろな
制御系統に転送したり、余分な制御回路を必要と
し、マシンサイクル信号の配線やハードウエアの
増大を招くと言う欠点があつた。
この発明の目的は前述の欠点をなくし、簡単な
回路構成で、特にマイコンの命令実行に有効なマ
シンサイクルカウンタに使用できるタイミングパ
ルス発生回路を提供することである。
回路構成で、特にマイコンの命令実行に有効なマ
シンサイクルカウンタに使用できるタイミングパ
ルス発生回路を提供することである。
本発明によるタイミングパルス発生回路は、タ
イミングパルス発生要求信号によつてセツトされ
る第１および第２のフリツプフロツプと、前記第
２のフリツプフロツプの反転出力および発生順次
指示信号を受ける第１の論理和ゲート手段と、前
記第１のフリツプフロツプの非反転出力および前
記第１の論理和ゲート手段の出力を受け第１のタ
イミングパルスを発生する第１の論理積ゲート手
段と、前記第１のタイミングパルスで前記第１の
フリツプフロツプをリセツトする手段と、前記第
１のフリツプフロツプの反転出力および前記発生
順次指示信号の反転信号を受ける第２の論理和ゲ
ート手段と、前記第２のフリツプフロツプの非反
転出力および前記第２の論理和ゲート手段の出力
を受け第２のタイミングパルスを発生する第２の
論理積ゲート手段と、前記第２のタイミングパル
スで前記第２のフリツプフロツプをリセツトする
手段とを備えている。
イミングパルス発生要求信号によつてセツトされ
る第１および第２のフリツプフロツプと、前記第
２のフリツプフロツプの反転出力および発生順次
指示信号を受ける第１の論理和ゲート手段と、前
記第１のフリツプフロツプの非反転出力および前
記第１の論理和ゲート手段の出力を受け第１のタ
イミングパルスを発生する第１の論理積ゲート手
段と、前記第１のタイミングパルスで前記第１の
フリツプフロツプをリセツトする手段と、前記第
１のフリツプフロツプの反転出力および前記発生
順次指示信号の反転信号を受ける第２の論理和ゲ
ート手段と、前記第２のフリツプフロツプの非反
転出力および前記第２の論理和ゲート手段の出力
を受け第２のタイミングパルスを発生する第２の
論理積ゲート手段と、前記第２のタイミングパル
スで前記第２のフリツプフロツプをリセツトする
手段とを備えている。
以下この発明を図面を用いてその一実施例につ
いて説明する。第１図はこの発明の一実施例を説
明する回路接続図で、１１〜１３はセツトリセツ
ト型フリツプフロツプ（以下F/Fと略す）でクロ
ツクφに同期して出力される。１４及び１５はオ
アゲート、１６〜１９はアンドゲートである。Ｃ
１１はタイミング発生順位変更要求信号であり、
Ｃ１２〜Ｃ１４はタイミング信号Ｍ２〜Ｍ４の発
生要求信号である。第２図及び第３図は第１図の
動作を説明するためのタイムチヤートである。ま
ず第２図を用いて第１図の回路の動作を説明す
る。タイミング発生要求信号Ｃ１２〜Ｃ１４がＭ
１のタイミングで論理“１”（以下単に“１”と
言う）になるとF/F１１〜１３がセツトされクロ
ツクφに同期してＱ出力は“１”、出力は“０”
（以下単に“０”と言う。）となる。ここでタイミ
ング発生順位変更要求信号Ｃ１１は“０”である
ため、オアゲート１４は“１”となり、タイミン
グ信号Ｍ１の次にＭ２が出力される。タイミング
信号Ｍ２の出力中はF/F１１の出力が“０”で
あるための他のタイミング信号は全て“０”とな
る。一方F/F１１は、リセツト入力にはＭ２が入
力されているため、タイミング信号Ｍ２が“１”
になると、次のクロツクφに同期してＱ出力が
“０”、出力が“１”となり、Ｍ３が出力され
る。同様にＭ４が出力され、全てのF/Fがリセツ
トされるとＭ１が出力される。以上のようにタイ
ミング発生順は、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ１
となる。次に第３図のタイムチヤートを用いて説
明する。タイミング発生要求信号Ｃ１２及びＣ１
３がＭ１のタイミングで“１”となりF/F１１及
びF/F１２がセツトされクロツクφに同期してＱ
出力“１”、出力は“０”となる。ここでタイ
ミング発生順位変更要求信号Ｃ１１が“１”であ
るため、オアゲート１５が“１”となり、タイミ
ング信号Ｍ１の次にＭ３が出力される。またタイ
ミングＭ３の期間はオアゲート１４が“０”であ
るためＭ２は“０”のままである。次にタイミン
グ信号Ｍ３が“１”になると、次のクロツクφに
同期してＱ出力が“０”、出力が“１”となり、
Ｍ２が出力される。F/F１３はリセツトされてい
ないためタイミング信号Ｍ４は出力されず、Ｍ２
の次にＭ１が出力される。以上のようにタイミン
グ発生順は、Ｍ１，Ｍ３，Ｍ２，Ｍ１となり、Ｍ
２とＭ３の発生順が変更される。
いて説明する。第１図はこの発明の一実施例を説
明する回路接続図で、１１〜１３はセツトリセツ
ト型フリツプフロツプ（以下F/Fと略す）でクロ
ツクφに同期して出力される。１４及び１５はオ
アゲート、１６〜１９はアンドゲートである。Ｃ
１１はタイミング発生順位変更要求信号であり、
Ｃ１２〜Ｃ１４はタイミング信号Ｍ２〜Ｍ４の発
生要求信号である。第２図及び第３図は第１図の
動作を説明するためのタイムチヤートである。ま
ず第２図を用いて第１図の回路の動作を説明す
る。タイミング発生要求信号Ｃ１２〜Ｃ１４がＭ
１のタイミングで論理“１”（以下単に“１”と
言う）になるとF/F１１〜１３がセツトされクロ
ツクφに同期してＱ出力は“１”、出力は“０”
（以下単に“０”と言う。）となる。ここでタイミ
ング発生順位変更要求信号Ｃ１１は“０”である
ため、オアゲート１４は“１”となり、タイミン
グ信号Ｍ１の次にＭ２が出力される。タイミング
信号Ｍ２の出力中はF/F１１の出力が“０”で
あるための他のタイミング信号は全て“０”とな
る。一方F/F１１は、リセツト入力にはＭ２が入
力されているため、タイミング信号Ｍ２が“１”
になると、次のクロツクφに同期してＱ出力が
“０”、出力が“１”となり、Ｍ３が出力され
る。同様にＭ４が出力され、全てのF/Fがリセツ
トされるとＭ１が出力される。以上のようにタイ
ミング発生順は、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ１
となる。次に第３図のタイムチヤートを用いて説
明する。タイミング発生要求信号Ｃ１２及びＣ１
３がＭ１のタイミングで“１”となりF/F１１及
びF/F１２がセツトされクロツクφに同期してＱ
出力“１”、出力は“０”となる。ここでタイ
ミング発生順位変更要求信号Ｃ１１が“１”であ
るため、オアゲート１５が“１”となり、タイミ
ング信号Ｍ１の次にＭ３が出力される。またタイ
ミングＭ３の期間はオアゲート１４が“０”であ
るためＭ２は“０”のままである。次にタイミン
グ信号Ｍ３が“１”になると、次のクロツクφに
同期してＱ出力が“０”、出力が“１”となり、
Ｍ２が出力される。F/F１３はリセツトされてい
ないためタイミング信号Ｍ４は出力されず、Ｍ２
の次にＭ１が出力される。以上のようにタイミン
グ発生順は、Ｍ１，Ｍ３，Ｍ２，Ｍ１となり、Ｍ
２とＭ３の発生順が変更される。
この発明をマイコン等の情報処理装置のマシン
サイクルカウンタとして用いる場合、Ｍ１〜Ｍ４
をそれぞれ、オペコードフエツチサイクル、メモ
リリードサイクル、演算サイクル、メモリライト
サイクルに対応させる。このように割付けること
により、例えばメモリの内容と汎用レジスタの内
容との演算結果をメモリに転送する命令の場合
は、Ｍ１〜Ｍ４の順にタイミング信号を発生させ
る。またインデツクスアドレシングのようなアド
レス演算を伴う命令の場合は、メモリリードサイ
クルＭ２と演算サイクルＭ３の発生順を変更すれ
ばよいため、演算サイクルＭ３とメモリライトサ
イクルＭ４の間に余分なメモリリードサイクル発
生のためのハードウエアを設ける必要がなく、ま
た本来メモリライトサイクルに割付けられたＭ４
タイミングでメモリリードを実施するような制御
回路や、その制御回路へのマシンサイクル信号の
配線が不要となるため非常に有効である。
サイクルカウンタとして用いる場合、Ｍ１〜Ｍ４
をそれぞれ、オペコードフエツチサイクル、メモ
リリードサイクル、演算サイクル、メモリライト
サイクルに対応させる。このように割付けること
により、例えばメモリの内容と汎用レジスタの内
容との演算結果をメモリに転送する命令の場合
は、Ｍ１〜Ｍ４の順にタイミング信号を発生させ
る。またインデツクスアドレシングのようなアド
レス演算を伴う命令の場合は、メモリリードサイ
クルＭ２と演算サイクルＭ３の発生順を変更すれ
ばよいため、演算サイクルＭ３とメモリライトサ
イクルＭ４の間に余分なメモリリードサイクル発
生のためのハードウエアを設ける必要がなく、ま
た本来メモリライトサイクルに割付けられたＭ４
タイミングでメモリリードを実施するような制御
回路や、その制御回路へのマシンサイクル信号の
配線が不要となるため非常に有効である。
第１図はこの発明の一実施例を示す回路図であ
り、第２図及び第３図は第１図の回路動作を説明
するためのタイムチヤートである。 １１〜１３……フリツプフロツプ、１４，１５
……オアゲート、１６〜１９……アンドゲート、
Ｃ１１〜Ｃ１４……制御信号、φ……クロツク。
り、第２図及び第３図は第１図の回路動作を説明
するためのタイムチヤートである。 １１〜１３……フリツプフロツプ、１４，１５
……オアゲート、１６〜１９……アンドゲート、
Ｃ１１〜Ｃ１４……制御信号、φ……クロツク。
Claims (1)
- １ タイミングパルス発生要求信号によつてセツ
トされる第１および第２のフリツプフロツプと、
前記第２のフリツプフロツプの反転出力および発
生順次指示信号を受ける第１の論理和ゲート手段
と、前記第１のフリツプフロツプの非反転出力お
よび前記第１の論理和ゲート手段の出力を受け第
１のタイミングパルスを発生する第１の論理積ゲ
ート手段と、前記第１のタイミングパルスで前記
第１のフリツプフロツプをリセツトする手段と、
前記第１のフリツプフロツプの反転出力および前
記発生順次指示信号の反転信号を受ける第２の論
理和ゲート手段と、前記第２のフリツプフロツプ
の非反転出力および前記第２の論理和ゲート手段
の出力を受け第２のタイミングパルスを発生する
第２の論理積ゲート手段と、前記第２のタイミン
グパルスで前記第２のフリツプフロツプをリセツ
トする手段とを備えるタイミングパルス発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085975A JPS58203532A (ja) | 1982-05-21 | 1982-05-21 | タイミングパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085975A JPS58203532A (ja) | 1982-05-21 | 1982-05-21 | タイミングパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58203532A JPS58203532A (ja) | 1983-11-28 |
| JPH0158528B2 true JPH0158528B2 (ja) | 1989-12-12 |
Family
ID=13873709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085975A Granted JPS58203532A (ja) | 1982-05-21 | 1982-05-21 | タイミングパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203532A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412656A (en) * | 1977-06-30 | 1979-01-30 | Toshiba Corp | Sequence control circuit |
-
1982
- 1982-05-21 JP JP57085975A patent/JPS58203532A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58203532A (ja) | 1983-11-28 |
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