JPS6072057A - Ｄｍａコントロ−ラ - Google Patents
Ｄｍａコントロ−ラInfo
- Publication number
- JPS6072057A JPS6072057A JP17960583A JP17960583A JPS6072057A JP S6072057 A JPS6072057 A JP S6072057A JP 17960583 A JP17960583 A JP 17960583A JP 17960583 A JP17960583 A JP 17960583A JP S6072057 A JPS6072057 A JP S6072057A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer
- signal
- register
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は電子計算機に於ける高速データ転送を実現する
ＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ
）コントローラに関する。
ＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ
）コントローラに関する。
従来、ＤＭＡはプロセッサの制御を受けないでメモリー
メモリ間あるいはメモリと入出力装置との間でデータを
直接に転送するので、プログラム制御による方式よりも
高速にデータを転送するこができる。ＤＭＡコントロー
ラ１はこの直接のデータ転送を制御する。従来のＤＭＡ
コントローラは、このデータ転送を行なう為に、転送ア
ドレス・レジスタ、転送データ数レジスタを４Ｊち、予
めＣＰＵ（中央処理装置）がこのレジスタに転送アドレ
スと転送データ数をセットし、データ転送の回数が転送
データ数分だけ行なわれたならば処理を終結していた。
メモリ間あるいはメモリと入出力装置との間でデータを
直接に転送するので、プログラム制御による方式よりも
高速にデータを転送するこができる。ＤＭＡコントロー
ラ１はこの直接のデータ転送を制御する。従来のＤＭＡ
コントローラは、このデータ転送を行なう為に、転送ア
ドレス・レジスタ、転送データ数レジスタを４Ｊち、予
めＣＰＵ（中央処理装置）がこのレジスタに転送アドレ
スと転送データ数をセットし、データ転送の回数が転送
データ数分だけ行なわれたならば処理を終結していた。
転送対液が文字列の場合、コード化されておシ、特定の
データの終シを意味するＨ ＯＤ （Ｅ、ｎｄ ０ｆｌ
）ａｔａ戸−ドを指定する事が可能で文字列の最後にＲ
ＯＤコードを配置してデータ転送する方式が容易である
が、従来のＤＭＡコントローラでは、ＥＯＤコードによ
るＤＭＡ転送の終結はできなかった。そのため、従来の
ＤＭＡコントローラでは、文字列の転送文字数とＣＰＵ
側で予めカウントし、設だする必要があり不便であった
。また、外部Ｉ１０ボートから内部メモリにＤＭＡ転送
する場合で、外部Ｉ１０ポートから送られる転送データ
数が予めわかっていない場合は、１）ＭＡコントローラ
は訣用できなかった。
データの終シを意味するＨ ＯＤ （Ｅ、ｎｄ ０ｆｌ
）ａｔａ戸−ドを指定する事が可能で文字列の最後にＲ
ＯＤコードを配置してデータ転送する方式が容易である
が、従来のＤＭＡコントローラでは、ＥＯＤコードによ
るＤＭＡ転送の終結はできなかった。そのため、従来の
ＤＭＡコントローラでは、文字列の転送文字数とＣＰＵ
側で予めカウントし、設だする必要があり不便であった
。また、外部Ｉ１０ボートから内部メモリにＤＭＡ転送
する場合で、外部Ｉ１０ポートから送られる転送データ
数が予めわかっていない場合は、１）ＭＡコントローラ
は訣用できなかった。
このように、従来のＤＭＡコントローラは、ＥＯＤコー
ドによるＤＭＡ転送の終結ができなかったシ、転送デー
タ数が予めわかっていない場合ＫｉｔＤΔ４Ａコントロ
ーラを使用できないといえ欠点があった。
ドによるＤＭＡ転送の終結ができなかったシ、転送デー
タ数が予めわかっていない場合ＫｉｔＤΔ４Ａコントロ
ーラを使用できないといえ欠点があった。
本発明の目的は、上記欠点を除去し、転送データ数が予
めわかっでいフヨい場合や文字転送の場合にＤＭＡ転送
の最終を示すコードを指定しておけば自動的にこのコー
ドを検出してＤＭＡ転送を終了させることのできるＤ
Ｂ、（Ａコントローラを提供することにある。
めわかっでいフヨい場合や文字転送の場合にＤＭＡ転送
の最終を示すコードを指定しておけば自動的にこのコー
ドを検出してＤＭＡ転送を終了させることのできるＤ
Ｂ、（Ａコントローラを提供することにある。
本発明のＤＭＡコントローラは、メモリーメモリメ間あ
るいはメモリー人出力ボート間のデータ転送７行うＤＭ
Ａ転送の先頭アドレスと転送データ数を記・譚しカウン
トアツプして行くアドレスカウンタと、転送データを計
数する転送データ数カウンタと、転送データ群のＭ後を
示すコードを設定記憶する最終データコードレジスタと
、ＤＭＡ転送データを一時的にラッチするデータラッチ
レジスタと、前記最終データコードレジスフの出力を比
較する比り・女儀と、該比較器の出力と前５乙転送デー
タ数カウンタの出力とを入力とし前記比較器が一致信号
を出力するか前記転送データ数カウンタが転送終了信号
を出力したときに割込み信号を出力するゲートとを含ん
でＱ成さノ１．る。
るいはメモリー人出力ボート間のデータ転送７行うＤＭ
Ａ転送の先頭アドレスと転送データ数を記・譚しカウン
トアツプして行くアドレスカウンタと、転送データを計
数する転送データ数カウンタと、転送データ群のＭ後を
示すコードを設定記憶する最終データコードレジスタと
、ＤＭＡ転送データを一時的にラッチするデータラッチ
レジスタと、前記最終データコードレジスフの出力を比
較する比り・女儀と、該比較器の出力と前５乙転送デー
タ数カウンタの出力とを入力とし前記比較器が一致信号
を出力するか前記転送データ数カウンタが転送終了信号
を出力したときに割込み信号を出力するゲートとを含ん
でＱ成さノ１．る。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例のブロック図である。
この実姉例は、メモリーメモ９８間あるいはメモリー人
山カポート間のデータ転送を行うＤＭＡ転、送の先頭ア
ドレスと１χ送データＡＩ、記１語しカウントアツプし
て行くアドレスカウンタ１と、転送データ数を計数する
：１ｆ ｅ”ｌデータ数カウンタ２と、転送データ１詳
の最後を示すコードを設定記憶する最終データコードレ
ジスタ３と、１）ＭＡ転送データを一時的にラッチする
デークラッチレジスタ４と、最終データコードレジスフ
３の出力とデータラッチレジスタ４の出力を比較する比
較器５と、この比較器５の出力と転送データ数カウンタ
２の出力とを入力とし比較器５が一致１８号を出力する
か転送データ数カウンタが転送終了信号を出力したとき
に割込み信号ＩＮＴを出力するＮＡＮＤゲー４とを含ん
で構成される。
山カポート間のデータ転送を行うＤＭＡ転、送の先頭ア
ドレスと１χ送データＡＩ、記１語しカウントアツプし
て行くアドレスカウンタ１と、転送データ数を計数する
：１ｆ ｅ”ｌデータ数カウンタ２と、転送データ１詳
の最後を示すコードを設定記憶する最終データコードレ
ジスタ３と、１）ＭＡ転送データを一時的にラッチする
デークラッチレジスタ４と、最終データコードレジスフ
３の出力とデータラッチレジスタ４の出力を比較する比
較器５と、この比較器５の出力と転送データ数カウンタ
２の出力とを入力とし比較器５が一致１８号を出力する
か転送データ数カウンタが転送終了信号を出力したとき
に割込み信号ＩＮＴを出力するＮＡＮＤゲー４とを含ん
で構成される。
更に詳しく説明すると、アドレス・カウンタ１は、ＤＭ
Ａ転送の先頭アドレスを記憶し、ＤＭＡ実行のためのア
ドレス信号を生成する。アドレスカウンタ１にはＤＭＡ
転送要求信号ＤＲＱが入力し、この信号を受けて、アド
レスをインクリメントシ、制御ロジック及びモードセッ
トレジスタ９を通して外部にアドレス信号ＡＯ−１５を
出力する。またアドレスカウンタ１からはＤＭＡ転送終
了確認信号ＤＡＣＫが返送される。
Ａ転送の先頭アドレスを記憶し、ＤＭＡ実行のためのア
ドレス信号を生成する。アドレスカウンタ１にはＤＭＡ
転送要求信号ＤＲＱが入力し、この信号を受けて、アド
レスをインクリメントシ、制御ロジック及びモードセッ
トレジスタ９を通して外部にアドレス信号ＡＯ−１５を
出力する。またアドレスカウンタ１からはＤＭＡ転送終
了確認信号ＤＡＣＫが返送される。
転送データ数カウンタ２は、ＤＭＡ転送実行前にＣＰＵ
から最大データ転送数が設定される。設定値がＯ”であ
れば、最大データ転送数は無限大を示す。
から最大データ転送数が設定される。設定値がＯ”であ
れば、最大データ転送数は無限大を示す。
最終データコードレジスタ３はＤＭＡ転送実行前ＫＣＰ
ＵによｆｉＤＭＡ転送の終シを示すＥＤＯコードが設定
され、これを記憶する。データラッチレジスタ６はＤＭ
Ａ転送の各サイクルごとにデータのラッチを行ない、一
時記憶し、また最終データコードレジスタとの比較を行
なう。
ＵによｆｉＤＭＡ転送の終シを示すＥＤＯコードが設定
され、これを記憶する。データラッチレジスタ６はＤＭ
Ａ転送の各サイクルごとにデータのラッチを行ない、一
時記憶し、また最終データコードレジスタとの比較を行
なう。
比較器５は最終データコードレジスタの内容とデータラ
ッチ・レジスタの内容の比較と行ない、両方の内容が一
致すれば、低レベル信号を出力し、不一致のときは 高
レベル信号を出力する。
ッチ・レジスタの内容の比較と行ない、両方の内容が一
致すれば、低レベル信号を出力し、不一致のときは 高
レベル信号を出力する。
ＮＡＮＤゲート４は転送データ数カウンタ２からのＤＭ
Ａ終了信号と比較器５からのＤＭＡ終了信号の論理積否
定を取って出力する。これはＣＰＵに対する割シ込み信
号ＩＮＴとなる。ＣＰＵではこの信号と受取ると割込み
確認信号ＩＮＴＡを発生し、この信号をＤＭＡコントロ
ーラが入力して割込み信号ＩＮＴを解除する。
Ａ終了信号と比較器５からのＤＭＡ終了信号の論理積否
定を取って出力する。これはＣＰＵに対する割シ込み信
号ＩＮＴとなる。ＣＰＵではこの信号と受取ると割込み
確認信号ＩＮＴＡを発生し、この信号をＤＭＡコントロ
ーラが入力して割込み信号ＩＮＴを解除する。
この実施例では、転送数データ数カウンタの出力信号は
アクティブ・ロウ、すなわち転送終了信号が０”となる
ように設定している。また比較器５の一致信号もアクテ
ィブ・ロウに設定しである。従って、転送データ数カウ
ンタ２の出力あるいは比較器５の出力のいずれかが低レ
ベルであればＮＡＮＤゲート４がアクティブ・ハイの割
込み信号ＩＮＴを出力するようになっている。
アクティブ・ロウ、すなわち転送終了信号が０”となる
ように設定している。また比較器５の一致信号もアクテ
ィブ・ロウに設定しである。従って、転送データ数カウ
ンタ２の出力あるいは比較器５の出力のいずれかが低レ
ベルであればＮＡＮＤゲート４がアクティブ・ハイの割
込み信号ＩＮＴを出力するようになっている。
割込み信号ＩＮＴの発生方法は、上記のような方法に限
定されない。要は、比較器５が一致信号を出力したとき
、あるいは転送データ数カウンタ２が転送終了したこと
を示す信号を出力したとき割込み信号が発生するように
ゲートを設けておけば良い。
定されない。要は、比較器５が一致信号を出力したとき
、あるいは転送データ数カウンタ２が転送終了したこと
を示す信号を出力したとき割込み信号が発生するように
ゲートを設けておけば良い。
次に、この実施例の動作について説明する。
この実施例の動作モードは２通りある。す々わち、従来
技術である転送先頭アドレスと転送データ数を設定する
レジスタを持ち、同パラメータによってＤＭＡ転送を行
なうモード（以後このモードをモード１と呼ぶ）。と、
転送先頭アドレスと転送最終データコードを設定するレ
ジスタを持ち、同パラメータによってＤＭＡ転送を行な
うモード（以後このモードをモード２と呼ぶ）とである
。
技術である転送先頭アドレスと転送データ数を設定する
レジスタを持ち、同パラメータによってＤＭＡ転送を行
なうモード（以後このモードをモード１と呼ぶ）。と、
転送先頭アドレスと転送最終データコードを設定するレ
ジスタを持ち、同パラメータによってＤＭＡ転送を行な
うモード（以後このモードをモード２と呼ぶ）とである
。
この２つのモードは選択可能で、制御ロジック及びモー
ドセットレジスタ９にモードを選択するコードを設定す
る事によって選択する。制御ロジック及びモードセット
レジスタ９はＤ？１（Ａ転送実行のための制御信号を発
生する。即ち、ＤＭＡ転送の実行アドレス信号であるア
ドレス信号ＡＯ−１５、メモリーリード信号ＭＢＭＲ，
・、メモリーライト信号ＭＥＭＷ、アドレス信号のステ
ープル期間を示すアドレスイネーブル信号ＡＦｉＮを発
生する。また、制御ロジック及びモードセットレジスタ
９内にあるモードセットレジスタに設定されたコードに
よりモード１又はモード２の動作モードに各ブロックを
制御する制御信号を発生する。
ドセットレジスタ９にモードを選択するコードを設定す
る事によって選択する。制御ロジック及びモードセット
レジスタ９はＤ？１（Ａ転送実行のための制御信号を発
生する。即ち、ＤＭＡ転送の実行アドレス信号であるア
ドレス信号ＡＯ−１５、メモリーリード信号ＭＢＭＲ，
・、メモリーライト信号ＭＥＭＷ、アドレス信号のステ
ープル期間を示すアドレスイネーブル信号ＡＦｉＮを発
生する。また、制御ロジック及びモードセットレジスタ
９内にあるモードセットレジスタに設定されたコードに
よりモード１又はモード２の動作モードに各ブロックを
制御する制御信号を発生する。
前記モードセットはｌ）ＭＡ転送前にＣＰＵ （中央処
理装置）側からＤＭＡコントローラの選択信号Ｃ８をア
クティブにしてＤＭＡコントローラをアクセスし、モー
ドセットレジスタにセットを行なう。このモード・コー
ドはデータバス・バッファ７から内部バスＩＯを経由し
てモードセット・レジスタに設定される。リード／ライ
トロシンク８はＤＭＡコントローラをアクセスする信号
の処理を行なう回路で、ＤＭＡコントローラのステータ
スのａ出し、各ブロックとのデータの送受を制御する。
理装置）側からＤＭＡコントローラの選択信号Ｃ８をア
クティブにしてＤＭＡコントローラをアクセスし、モー
ドセットレジスタにセットを行なう。このモード・コー
ドはデータバス・バッファ７から内部バスＩＯを経由し
てモードセット・レジスタに設定される。リード／ライ
トロシンク８はＤＭＡコントローラをアクセスする信号
の処理を行なう回路で、ＤＭＡコントローラのステータ
スのａ出し、各ブロックとのデータの送受を制御する。
本ブロックに入力する信号は、選択信号Ｃ８，ＤＭＡコ
ントローラを初期状態に戻すリセット信号、ＲＥＳＥＴ
、ＤＭＡコントローラの動作基本のフロックＣＬＫ、入
力方向ではＤＭＡコントローラのステータスの読出し信
号となシ出力方向テハ外部Ｉ１０ポートに対するＤ Ｍ
Ａアクセス信号となる双方向のＩ１０装置リード信号
１１０Ｒ入力方向ではＤＭＡコントローラの内部レジス
タに対するデータ書込み信号となシ出力方向では外部Ｉ
１０ポートに対するＤＭＡアクセス信号となる双方向の
Ｉ１０装置ライト信号ｌ１０Ｗである。
ントローラを初期状態に戻すリセット信号、ＲＥＳＥＴ
、ＤＭＡコントローラの動作基本のフロックＣＬＫ、入
力方向ではＤＭＡコントローラのステータスの読出し信
号となシ出力方向テハ外部Ｉ１０ポートに対するＤ Ｍ
Ａアクセス信号となる双方向のＩ１０装置リード信号
１１０Ｒ入力方向ではＤＭＡコントローラの内部レジス
タに対するデータ書込み信号となシ出力方向では外部Ｉ
１０ポートに対するＤＭＡアクセス信号となる双方向の
Ｉ１０装置ライト信号ｌ１０Ｗである。
１１は内部レジスタのアクセスと制御する内部レジスタ
制御信号である。
制御信号である。
第２図は本発明の一実施例の動作モードを選択設定する
手順を説明する流れ図である。
手順を説明する流れ図である。
この流れ図は上述の二つのモードのうちのモード２の初
期設定の手順を示す。ステップ３１では、モードセット
レジスタにモード２を示すコードを書込む。次にステッ
プ３２でアトｔ／スカウンタ／レジスタにＤ Ｍ Ａ
転送開始アドレスと書込み、ステップ３３ではＤ Ａｉ
Ａ転送の終りを示すコードを最終データコードレジス
タ３に設定する。次にステップ３４で最大データ転送数
を同ｔ／ジスタ３にセットする。以上がＤＭＡ転送前の
手続きであシ、その後ＤＭＡ転送要求信号ＤＲＱの発生
がトリガ信号となｐ、ＤＭＡ転送サイクルに入る。
期設定の手順を示す。ステップ３１では、モードセット
レジスタにモード２を示すコードを書込む。次にステッ
プ３２でアトｔ／スカウンタ／レジスタにＤ Ｍ Ａ
転送開始アドレスと書込み、ステップ３３ではＤ Ａｉ
Ａ転送の終りを示すコードを最終データコードレジス
タ３に設定する。次にステップ３４で最大データ転送数
を同ｔ／ジスタ３にセットする。以上がＤＭＡ転送前の
手続きであシ、その後ＤＭＡ転送要求信号ＤＲＱの発生
がトリガ信号となｐ、ＤＭＡ転送サイクルに入る。
第３図は第１図に示す一実施例を動作させるとときのタ
イミング図である。
イミング図である。
第３図を用いて外部Ｉ１０ボートからメモリに対してＤ
ＭＡ転送を行う場合を例にして説明する。
ＭＡ転送を行う場合を例にして説明する。
第３図において、サイクル２１はＩ）ＭＡ転送終了の一
つ前のＤＭＡ転送サイクル、サイクル２２は最後のＪ）
ＭＡ転送サイクル、サイクル２３は；ｑ１］シ込み・１
８号ＩＮＴが出力されＩ）ＭＡ転送が終了するサイクル
を示す。
つ前のＤＭＡ転送サイクル、サイクル２２は最後のＪ）
ＭＡ転送サイクル、サイクル２３は；ｑ１］シ込み・１
８号ＩＮＴが出力されＩ）ＭＡ転送が終了するサイクル
を示す。
サイクル２１において、まず外部１１０ボートからＤＭ
Ａ転送要求信号１）ＲＱが出されると、アドレス・カウ
ンタ１のアドレス値が内部バス１０と通シ、制純ロジッ
ク及びモードセットレジスタ９に入り、ここから外部に
メモリ選択アドレス信号ＡＯ−１５が出される。次に匍
］ｊ卸ロジック及びモードセットレジスタからアドレス
信号のステーブル期間を示すアドレスネーブル１ｄ号Ａ
ＨＮが出される。さらに１．メモリンイト１Ｂ−？邦１
４ＥＭＶＶ信号が出される。メモリではデー２夕の書込
与が開始する。
Ａ転送要求信号１）ＲＱが出されると、アドレス・カウ
ンタ１のアドレス値が内部バス１０と通シ、制純ロジッ
ク及びモードセットレジスタ９に入り、ここから外部に
メモリ選択アドレス信号ＡＯ−１５が出される。次に匍
］ｊ卸ロジック及びモードセットレジスタからアドレス
信号のステーブル期間を示すアドレスネーブル１ｄ号Ａ
ＨＮが出される。さらに１．メモリンイト１Ｂ−？邦１
４ＥＭＶＶ信号が出される。メモリではデー２夕の書込
与が開始する。
ＤＭＡコントローラからはＤＭＡ転送確認信号ＤＡｃＫ
が外部Ｉ１０ボートに出力され、外部Ｉ１０ボートでは
データバスにデータ出力を終了する。
が外部Ｉ１０ボートに出力され、外部Ｉ１０ボートでは
データバスにデータ出力を終了する。
サイクル２２において、再び外部ｉ１０ボートからＤＭ
Ａ転送要求信号１） ＲＱが出され、Ｄ、ＭＡコントロ
ーラからのアドレスイネーブル信号ＭΔメモリライト信
号Ｍ ＥＭＷが出される。一方、データバスからデータ
をデータバッファ７、内部バス１０を経由してデータラ
ッチレジスタ６に一時記憶される。そして、最終データ
コードレジスタ３の内容とデータラッチレジスタ６の内
容が比較器に入力される。ここで一致すれば、低レベル
信号が出力されＮＡＮＤゲート４と通って割込み信号Ｉ
ＮＴがＣＰ ＴＪに出力される。
Ａ転送要求信号１） ＲＱが出され、Ｄ、ＭＡコントロ
ーラからのアドレスイネーブル信号ＭΔメモリライト信
号Ｍ ＥＭＷが出される。一方、データバスからデータ
をデータバッファ７、内部バス１０を経由してデータラ
ッチレジスタ６に一時記憶される。そして、最終データ
コードレジスタ３の内容とデータラッチレジスタ６の内
容が比較器に入力される。ここで一致すれば、低レベル
信号が出力されＮＡＮＤゲート４と通って割込み信号Ｉ
ＮＴがＣＰ ＴＪに出力される。
サイクル２３において、ＤＭＡコントローラがらの６１
Ｊ込み信号ＩＮＴとＣＰＵが受取ると、ＣＰＵは割込み
確認イＢ号１．ＮＴＡをＤＭＡコンｌ、ローラに出力す
る。ＤＭＡコントローラは割込み確認信号ＩＮＴＡを入
力すると割込み信号ＩＮＴの出力と解除する。これでＤ
ＭＡ転送は終結する。
Ｊ込み信号ＩＮＴとＣＰＵが受取ると、ＣＰＵは割込み
確認イＢ号１．ＮＴＡをＤＭＡコンｌ、ローラに出力す
る。ＤＭＡコントローラは割込み確認信号ＩＮＴＡを入
力すると割込み信号ＩＮＴの出力と解除する。これでＤ
ＭＡ転送は終結する。
以上詳細に説明したように、本発明によれば、転送デー
タ数が予めわかっていない鳴合や、文字列転送の場合に
、ＤＭＡ転送の１役終コードを指定しておけば、自ＱＪ
的にこのコードを検出してＤＩＣＩＡ転送を終了するこ
とができるＤＭＡコントローラが得られる。また、ある
メモリ領域から特定のデータコードがちるアドレスをナ
ーチする応用も可能となる。
タ数が予めわかっていない鳴合や、文字列転送の場合に
、ＤＭＡ転送の１役終コードを指定しておけば、自ＱＪ
的にこのコードを検出してＤＩＣＩＡ転送を終了するこ
とができるＤＭＡコントローラが得られる。また、ある
メモリ領域から特定のデータコードがちるアドレスをナ
ーチする応用も可能となる。
第１ ｒ’＜ｌは本発明の一実施例のプロンク図、り８
２図は本発明の一実施しリの動作子−ドを選択設定する
手順を説、リーする流れ図、第３図は第１図に示す一実
施僻１を動作Δぜるときのタイミング図である。 １・・・・・・アドレスカウンタ、２・・・・・・小ｉ
：ＴＩ’Ｈデータ斐（カウンタ、３・・・・・最、Ｉ邊
ゲータコードレジスタ、４・・・・・・Ｎ Ａ Ｄゲー
ト、訃・・・・・比較４５．６・・・・・・データラッ
チレジスタ、７・・・・・・データバスバッフ１．８・
・・・・・リード／ライトロジック、９°” ”’ ′
ｌｉ川御用ジックモードセットレジスタ、１０・・・・
・・内部バス、１１゜１２・・・・・・内部レジスタ制
御信号、２１，２２，２３゜・・・・・・転送サイクル
、ＡＯ−１５・・・・・・アドレス信号、ＡＦｉＮ・・
・・・・アドレスイネーブル信号、ＣＩ、Ｋ・・・・・
・クロック、Ｄ７−０・・・・・・データ信号、ＤＡＣ
ｋ・・・・・・ＤＭＡ転送終了確認信号、Ｄ ＲＱ・・
・・・・Ｄ Ｍ Ａ転送要求信号、ｌ１０Ｒ・・・・・
・Ｉ１０装置リード信号、ｌ１０Ｗ・・・・・・Ｉ１０
装置ライト信号、ＩＮ’ｌ’・・・・・・割込み信号、
ＩＮＴＡ・・・・・・割込みｈｒａ認信号、λｉｌｉ：
Ｍｌ＜・・・・・・メモリリード信号、１’ｖｊＥ１〜
ｌｖ／・・・・・・メモリライト信号、ＲＥＳＥＴ・・
印・リセット信号。 ／ＮＴＡ ｖＪＩし 兜Ｚ図
２図は本発明の一実施しリの動作子−ドを選択設定する
手順を説、リーする流れ図、第３図は第１図に示す一実
施僻１を動作Δぜるときのタイミング図である。 １・・・・・・アドレスカウンタ、２・・・・・・小ｉ
：ＴＩ’Ｈデータ斐（カウンタ、３・・・・・最、Ｉ邊
ゲータコードレジスタ、４・・・・・・Ｎ Ａ Ｄゲー
ト、訃・・・・・比較４５．６・・・・・・データラッ
チレジスタ、７・・・・・・データバスバッフ１．８・
・・・・・リード／ライトロジック、９°” ”’ ′
ｌｉ川御用ジックモードセットレジスタ、１０・・・・
・・内部バス、１１゜１２・・・・・・内部レジスタ制
御信号、２１，２２，２３゜・・・・・・転送サイクル
、ＡＯ−１５・・・・・・アドレス信号、ＡＦｉＮ・・
・・・・アドレスイネーブル信号、ＣＩ、Ｋ・・・・・
・クロック、Ｄ７−０・・・・・・データ信号、ＤＡＣ
ｋ・・・・・・ＤＭＡ転送終了確認信号、Ｄ ＲＱ・・
・・・・Ｄ Ｍ Ａ転送要求信号、ｌ１０Ｒ・・・・・
・Ｉ１０装置リード信号、ｌ１０Ｗ・・・・・・Ｉ１０
装置ライト信号、ＩＮ’ｌ’・・・・・・割込み信号、
ＩＮＴＡ・・・・・・割込みｈｒａ認信号、λｉｌｉ：
Ｍｌ＜・・・・・・メモリリード信号、１’ｖｊＥ１〜
ｌｖ／・・・・・・メモリライト信号、ＲＥＳＥＴ・・
印・リセット信号。 ／ＮＴＡ ｖＪＩし 兜Ｚ図
Claims (1)
- メモリーメモリ間あるいはメモリー人出力ボート間のデ
ータ転送を行うＤＭＡ転送の先頭アドレスと転送データ
数を記憶しカウントアツプして行くアドレスカウンタと
、転送データ数を計数する転送データ数カウンタと、転
送データ群の最後を示すコードを設定記憶する最終デー
タコードレジスタと、ＤＩＶｆＡ転送データを一時的に
ラッチするデータラッチレジスタと、前記最終データコ
ードレジスフの出力と前記データラッチレジスタの出力
を比較する比Ｙ’ｌ’ｂ％と、該比：１６器の出力と前
記転送データ数カウンタの出力とを入力とし前記比較器
が一致信号を出力するか前記転送データ数カウンタが転
送終了信号を出力したときに割込み信号を出力するゲー
トとを庁むことを特徴とする掛かＬコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17960583A JPS6072057A (ja) | 1983-09-28 | 1983-09-28 | Ｄｍａコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17960583A JPS6072057A (ja) | 1983-09-28 | 1983-09-28 | Ｄｍａコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072057A true JPS6072057A (ja) | 1985-04-24 |
Family
ID=16068665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17960583A Pending JPS6072057A (ja) | 1983-09-28 | 1983-09-28 | Ｄｍａコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072057A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010517182A (ja) * | 2007-01-24 | 2010-05-20 | クゥアルコム・インコーポレイテッド | 内容終了型ｄｍａ |
| JP2014032564A (ja) * | 2012-08-03 | 2014-02-20 | Canon Inc | データ転送装置及びその制御方法、プログラム |
| EP2876559A1 (en) * | 2010-09-21 | 2015-05-27 | Mitsubishi Electric Corporation | DMA controller and data readout device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587359A (en) * | 1978-12-25 | 1980-07-02 | Fujitsu Ltd | Information transfer device |
| JPS58154030A (ja) * | 1982-03-08 | 1983-09-13 | Omron Tateisi Electronics Co | Ｄｍａ制御方式 |
-
1983
- 1983-09-28 JP JP17960583A patent/JPS6072057A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587359A (en) * | 1978-12-25 | 1980-07-02 | Fujitsu Ltd | Information transfer device |
| JPS58154030A (ja) * | 1982-03-08 | 1983-09-13 | Omron Tateisi Electronics Co | Ｄｍａ制御方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010517182A (ja) * | 2007-01-24 | 2010-05-20 | クゥアルコム・インコーポレイテッド | 内容終了型ｄｍａ |
| EP2876559A1 (en) * | 2010-09-21 | 2015-05-27 | Mitsubishi Electric Corporation | DMA controller and data readout device |
| JP2014032564A (ja) * | 2012-08-03 | 2014-02-20 | Canon Inc | データ転送装置及びその制御方法、プログラム |
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