JPH0677257B2 - デイジタル高速相関器 - Google Patents
デイジタル高速相関器Info
- Publication number
- JPH0677257B2 JPH0677257B2 JP58181688A JP18168883A JPH0677257B2 JP H0677257 B2 JPH0677257 B2 JP H0677257B2 JP 58181688 A JP58181688 A JP 58181688A JP 18168883 A JP18168883 A JP 18168883A JP H0677257 B2 JPH0677257 B2 JP H0677257B2
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- serial
- bit
- data
- bits
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ディジタル高速相関器に関するものであ
る。
る。
従来、この種の装置として第１図に示すものがあった。
図において、１は相関をとるデータの入力端子、２はパ
ラレルシフトレジスタ201〜232からなるシフトレジスタ
群、３は相関パターンの入力端子、４はパラレル符号反
転回路401〜432からなり上記相関パターンに従って上記
シフトレジスタ群２からの入力データの符号を反転又は
非反転する符号反転回路、５は前記符号反転回路４の各
出力を加算する全加算器501〜531からなる加算回路、６
は相関のとられたデータの出力端子である。
図において、１は相関をとるデータの入力端子、２はパ
ラレルシフトレジスタ201〜232からなるシフトレジスタ
群、３は相関パターンの入力端子、４はパラレル符号反
転回路401〜432からなり上記相関パターンに従って上記
シフトレジスタ群２からの入力データの符号を反転又は
非反転する符号反転回路、５は前記符号反転回路４の各
出力を加算する全加算器501〜531からなる加算回路、６
は相関のとられたデータの出力端子である。
次に動作について説明する。簡単のため、入力データの
ビット数を16ビット、相関パターンの長さを32として説
明する。入力端子１より入力されたデータは32個の16ビ
ットパラレルシフトレジスタ201〜232によって順次遅延
される。
ビット数を16ビット、相関パターンの長さを32として説
明する。入力端子１より入力されたデータは32個の16ビ
ットパラレルシフトレジスタ201〜232によって順次遅延
される。
各パラレルシフトレジスタ201〜232の32個の出力はそれ
ぞれパラレル符号反転回路401〜432により入力端子３よ
り入力される相関パターンに応じて符号を反転又は非反
転された後、加算回路５で全加算され、出力端子６より
出力される。
ぞれパラレル符号反転回路401〜432により入力端子３よ
り入力される相関パターンに応じて符号を反転又は非反
転された後、加算回路５で全加算され、出力端子６より
出力される。
従来のディジタル高速相関器は以上のように構成されて
おり、パラレルデータのままで演算を実行していたの
で、上記例の場合、シフトレジスタ群２の数は16ビット
×32段＝512ビット、符号反転回路４は16ビット×32個
＝512ビット、加算回路５は 16ビット×16＋17ビット×８＋18ビット×４＋19ビット ×２＋20ビット＝522ビット 必要であり、相当複雑な回路となる。また高速処理を行
なう場合、32個の16ビットデ−タを同時に加算するた
め、加算回路５の遅延特性が問題になる等の欠点があっ
た。また、シリアル方式の相関器としては実開昭56−45
955号に記載の方式があった。しかしこれは１ビットシ
フトレジスタの各ビットを基準パタ−ンと比較し、比較
結果を加算するいわゆる硬判定相関器なので、入力デオ
ータが２ビット以上に符号化された多ビットデ−タを処
理することは困難であった。
おり、パラレルデータのままで演算を実行していたの
で、上記例の場合、シフトレジスタ群２の数は16ビット
×32段＝512ビット、符号反転回路４は16ビット×32個
＝512ビット、加算回路５は 16ビット×16＋17ビット×８＋18ビット×４＋19ビット ×２＋20ビット＝522ビット 必要であり、相当複雑な回路となる。また高速処理を行
なう場合、32個の16ビットデ−タを同時に加算するた
め、加算回路５の遅延特性が問題になる等の欠点があっ
た。また、シリアル方式の相関器としては実開昭56−45
955号に記載の方式があった。しかしこれは１ビットシ
フトレジスタの各ビットを基準パタ−ンと比較し、比較
結果を加算するいわゆる硬判定相関器なので、入力デオ
ータが２ビット以上に符号化された多ビットデ−タを処
理することは困難であった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、多ビットの入力データがシリアル
に入力される軟判定相関器において、シリアルシフトレ
ジスタを複数個直列接続したものに設けられた複数のタ
ップから１ビットずつ出力されるシリアルデータを相関
パターンに従って反転し、これをシリアル全加算するこ
とにより、回路素子数が減少して安価にでき、また、全
加算器を多く要する長い相関パターンに対しても高速処
理が可能なディジタル高速相関器を提出することを目的
としている。
めになされたもので、多ビットの入力データがシリアル
に入力される軟判定相関器において、シリアルシフトレ
ジスタを複数個直列接続したものに設けられた複数のタ
ップから１ビットずつ出力されるシリアルデータを相関
パターンに従って反転し、これをシリアル全加算するこ
とにより、回路素子数が減少して安価にでき、また、全
加算器を多く要する長い相関パターンに対しても高速処
理が可能なディジタル高速相関器を提出することを目的
としている。
以下、この発明の一実施例を図について説明する。第２
図において、11は相関をとる入力シリアルデータの入力
端子、７は相互に直列に接続されたシフトレジスタ701
〜732からなるシリアルシフトレジスタ、13は相関パタ
ーンの入力端子、８は上記シリアルシフトレジスタ７に
等間隔に設けられたタップT1〜T32、即ち各シフトレジ
スタ701〜732のLSB出力から順次出力されるシリアルデ
ータの符号を、相関パターンに従って反転又は非反転す
る１ビットシリアル符号反転回路801〜832からなるシリ
アル符号反転回路、９はラッチ付１ビットシリアル全加
算器901〜932からなり前記符号反転回路８の複数のシリ
アルデータ出力をシリアル全加算するシリアル加算器、
16は相関のとられたシリアルデータの出力端子である。
図において、11は相関をとる入力シリアルデータの入力
端子、７は相互に直列に接続されたシフトレジスタ701
〜732からなるシリアルシフトレジスタ、13は相関パタ
ーンの入力端子、８は上記シリアルシフトレジスタ７に
等間隔に設けられたタップT1〜T32、即ち各シフトレジ
スタ701〜732のLSB出力から順次出力されるシリアルデ
ータの符号を、相関パターンに従って反転又は非反転す
る１ビットシリアル符号反転回路801〜832からなるシリ
アル符号反転回路、９はラッチ付１ビットシリアル全加
算器901〜932からなり前記符号反転回路８の複数のシリ
アルデータ出力をシリアル全加算するシリアル加算器、
16は相関のとられたシリアルデータの出力端子である。
次に動作について説明する。従来例の説明と同じく、入
力データの数を16ビット、相関パターンの長さを32とし
て説明する。
力データの数を16ビット、相関パターンの長さを32とし
て説明する。
入力端子11より入力されるシリアルデータはLSBより順
に入力され、32個の16ビットシリアルシフトレジスタ70
1〜732によって順次遅延される。そしてシリアルシフト
レジスタ７の出力としては、シフトレジスタ701〜732の
全シリアルビットのうち16ビット毎に、即ちシフトレジ
スタ同志の接続点毎に設けられた合計32個のタップT1〜
T32から出力が取り出されるようになっており、その出
力はシリアル符号反転回路８へ入力される。次にシリア
ル符号反転回路８は、入力端子13より入力される相関パ
ターンによりシリアルシフトレジスタ７からのシリアル
出力データの符号を反転又は非反転する。最後にシリア
ル符号反転回路８の出力はキャリーを記憶するためのラ
ッチを備えた１ビットシリアル全加算器901〜931により
２データずつ加算されて、出力端子16より出力される。
に入力され、32個の16ビットシリアルシフトレジスタ70
1〜732によって順次遅延される。そしてシリアルシフト
レジスタ７の出力としては、シフトレジスタ701〜732の
全シリアルビットのうち16ビット毎に、即ちシフトレジ
スタ同志の接続点毎に設けられた合計32個のタップT1〜
T32から出力が取り出されるようになっており、その出
力はシリアル符号反転回路８へ入力される。次にシリア
ル符号反転回路８は、入力端子13より入力される相関パ
ターンによりシリアルシフトレジスタ７からのシリアル
出力データの符号を反転又は非反転する。最後にシリア
ル符号反転回路８の出力はキャリーを記憶するためのラ
ッチを備えた１ビットシリアル全加算器901〜931により
２データずつ加算されて、出力端子16より出力される。
この様に、本実施例ではシフトレジスタ，符号反転回
路，全加算器をシリアル動作するものとしたので、シフ
トレジスタ:16ビット×32個＝512ビット（但し、シリア
ルシフトレジスタのため集積度大）、符号反転回路:32
ビット、ラッチ付全加算器:31ビットで構成でき、装置
が安価になる。また加算回路をラッチ付全加算器で構成
したので、全加算器の遅延量の影響はなく、加算される
データの数が大きくなっても１ビットのラッチ付全加算
器の動作速度で動作することができる。
路，全加算器をシリアル動作するものとしたので、シフ
トレジスタ:16ビット×32個＝512ビット（但し、シリア
ルシフトレジスタのため集積度大）、符号反転回路:32
ビット、ラッチ付全加算器:31ビットで構成でき、装置
が安価になる。また加算回路をラッチ付全加算器で構成
したので、全加算器の遅延量の影響はなく、加算される
データの数が大きくなっても１ビットのラッチ付全加算
器の動作速度で動作することができる。
なお、上記実施例では相関パターンが重み１ビットの系
列の場合について説明したが、相関パターンが多値デー
タ系列のときは、上記シリアル符号反転回路801〜832を
シリアル乗算器とすればよく、そのようにした回路はシ
リアル処理方式のディジタルフィルタを構成することに
なる。
列の場合について説明したが、相関パターンが多値デー
タ系列のときは、上記シリアル符号反転回路801〜832を
シリアル乗算器とすればよく、そのようにした回路はシ
リアル処理方式のディジタルフィルタを構成することに
なる。
以上のように、この発明に係るディジタル高速相関器に
よれば、多ビットの入力データを処理する軟判定相関器
において、シフトレジスタ，符号反転回路，全加算器を
シリアル動作させるようにしたので、従来のものよりも
少数の素子で構成でき、長い相関パターンであっても高
速処理が可能となる効果がある。
よれば、多ビットの入力データを処理する軟判定相関器
において、シフトレジスタ，符号反転回路，全加算器を
シリアル動作させるようにしたので、従来のものよりも
少数の素子で構成でき、長い相関パターンであっても高
速処理が可能となる効果がある。
第１図は従来のディジタル高速相関器を示すブロック
図、第２図はこの発明の一実施例によるディジタル高速
相関器を示すブロック図である。 11……データ入力端子、７……シリアルシフトレジス
タ、T1〜T32……タップ、13……相関パターン入力端
子、８……シリアル符号反転回路、９……シリアル加算
器、16……データ出力端子、701〜732……シフトレジス
タ、801〜832……１ビットシリアル符号反転回路、901
〜931……ラッチ付１ビットシリアル全加算器。
図、第２図はこの発明の一実施例によるディジタル高速
相関器を示すブロック図である。 11……データ入力端子、７……シリアルシフトレジス
タ、T1〜T32……タップ、13……相関パターン入力端
子、８……シリアル符号反転回路、９……シリアル加算
器、16……データ出力端子、701〜732……シフトレジス
タ、801〜832……１ビットシリアル符号反転回路、901
〜931……ラッチ付１ビットシリアル全加算器。
Claims (1)
- 【請求項１】以下の（ａ）〜（ｃ）を備えたことを特徴
とするディジタル高速相関器。 （ａ）多ビットの入力データがシリアルに入力され、こ
れを収容する多ビットシリアルシフトレジスタを2n個
（ｎは正の整数）直列接続してなるシリアルシフトレジ
スタ群 （ｂ）前記シリアルレジスタ群に前記多ビットシリアル
シフトレジスタに対応して設けられた複数のタップから
１ビットずつ出力されるシリアルデータの符号を相関パ
ターンに従ってシリアルに反転又は非反転する複数のシ
リアル符号反転回路 （ｃ）前記複数のシリアル符号反転回路のシリアルデー
タ出力を全加算する複数個のラッチ付の１ビットシリア
ル加算器
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181688A JPH0677257B2 (ja) | 1983-09-27 | 1983-09-27 | デイジタル高速相関器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181688A JPH0677257B2 (ja) | 1983-09-27 | 1983-09-27 | デイジタル高速相関器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072068A JPS6072068A (ja) | 1985-04-24 |
| JPH0677257B2 true JPH0677257B2 (ja) | 1994-09-28 |
Family
ID=16105128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181688A Expired - Lifetime JPH0677257B2 (ja) | 1983-09-27 | 1983-09-27 | デイジタル高速相関器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677257B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109327281A (zh) * | 2018-08-22 | 2019-02-12 | 上海循态信息科技有限公司 | 一种数据帧定位电路及方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55131871A (en) * | 1979-04-03 | 1980-10-14 | Radio Res Lab | Parallel processing type real-time correlator |
| JPS609882Y2 (ja) * | 1979-09-12 | 1985-04-05 | 日本電気株式会社 | デイジタル相関器 |
-
1983
- 1983-09-27 JP JP58181688A patent/JPH0677257B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6072068A (ja) | 1985-04-24 |
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