JPS6072256A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6072256A JPS6072256A JP58178017A JP17801783A JPS6072256A JP S6072256 A JPS6072256 A JP S6072256A JP 58178017 A JP58178017 A JP 58178017A JP 17801783 A JP17801783 A JP 17801783A JP S6072256 A JPS6072256 A JP S6072256A
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- latch
- substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置に関し、特に相補型の
ＭＩ Ｓ（Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ ５ａｎｉ
ｃｏｎｄｕｃｔｏｒ ）型集積回路装置のラッチアップ
の防止回路を備えた半導体集積回路装置に関する。
ＭＩ Ｓ（Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ ５ａｎｉ
ｃｏｎｄｕｃｔｏｒ ）型集積回路装置のラッチアップ
の防止回路を備えた半導体集積回路装置に関する。
相補型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ）のＭＩＳ型半
導体集積回路装置（以下、Ｃ−ＭＩＳＩＣという）の２
ツチアツプ現象はＣ−ＭＩＳＩＣ使用上の障害となるた
め、その防止対策として様々の方法が提案され、ラッチ
アップ防止に役立っている。
導体集積回路装置（以下、Ｃ−ＭＩＳＩＣという）の２
ツチアツプ現象はＣ−ＭＩＳＩＣ使用上の障害となるた
め、その防止対策として様々の方法が提案され、ラッチ
アップ防止に役立っている。
しかしながら、従来より提案されているラッチアップ防
止法のいずれによっても、２つの電源を用いるＣ−ＭＩ
ＳＩＣのなかのある種のものについては、特にその電源
投入時に発生するラッチアップを防止し得す、大きな障
害となっていた。上述の特殊なラッチアップ現象の原因
は今だに明らかにされておらず、したがってその解決策
も明らかでなかった。
止法のいずれによっても、２つの電源を用いるＣ−ＭＩ
ＳＩＣのなかのある種のものについては、特にその電源
投入時に発生するラッチアップを防止し得す、大きな障
害となっていた。上述の特殊なラッチアップ現象の原因
は今だに明らかにされておらず、したがってその解決策
も明らかでなかった。
本発明は上述したような特殊なラッチアップを防止する
ためになされたものである。本願発明者は、上記ラッチ
アップについて検討を重ねた結果ラッチアップの原因を
解明することに成功し、これにもとづいた適切なラッチ
アップ防止対策を案出して本発明に致ったものである。
ためになされたものである。本願発明者は、上記ラッチ
アップについて検討を重ねた結果ラッチアップの原因を
解明することに成功し、これにもとづいた適切なラッチ
アップ防止対策を案出して本発明に致ったものである。
以下、本願発明者によって解明された上述の特殊なラッ
チアップの発生原因について述べる。
チアップの発生原因について述べる。
第１図は上記した電源投入時のラッチアップが問題とな
っているＣ−ＭＩＳＩＣの一例を示す図であり、従来知
られている相補型ＭＩＳ回路で構成されたスイッチドｅ
キャパシタ回路の図である。
っているＣ−ＭＩＳＩＣの一例を示す図であり、従来知
られている相補型ＭＩＳ回路で構成されたスイッチドｅ
キャパシタ回路の図である。
この回路は、キャパシタＣｆ１ およびＣｆ２ とで夫
々積分回路を構成する演算増幅回路ＯＰ１およびＯＰ、
と、４つのアナログスイッチと、１つのキャ′・クシタ
Ｃ１との組合せで構成される。アナログスイッチとキャ
パシタＣ１は、演算増幅回路ＯＰ！の等個入力抵抗を小
面積で所望の抵抗値に設定でき、この等個入力抵抗と演
算増幅回路ＯＰ。
々積分回路を構成する演算増幅回路ＯＰ１およびＯＰ、
と、４つのアナログスイッチと、１つのキャ′・クシタ
Ｃ１との組合せで構成される。アナログスイッチとキャ
パシタＣ１は、演算増幅回路ＯＰ！の等個入力抵抗を小
面積で所望の抵抗値に設定でき、この等個入力抵抗と演
算増幅回路ＯＰ。
とキャパシタＣｆ２ とによってフィルタを構成してい
る。
る。
演算増幅回路ＯＰ１は、ＮチャンネルＭＩＳＦＥＴＱ、
〜Ｑ、 と、Ｐ ｆ −？ ンネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ、 〜Ｑ、で構成された公知の相補型ＭＩＳ
差動増幅回路で構成される。演算増幅回路ＯＰ、につぃ
ても上記同様な回路で構成される。
〜Ｑ、 と、Ｐ ｆ −？ ンネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ、 〜Ｑ、で構成された公知の相補型ＭＩＳ
差動増幅回路で構成される。演算増幅回路ＯＰ、につぃ
ても上記同様な回路で構成される。
一方、アナログスイッチは、並列形態のＮチャンネルＭ
ＩＳＦＥＴＱ、、、Ｐｆヤ７ネｋＭＩｓＦＢＴＱ１ｔで
構成される。他のアナログスイッチについても同様の回
路で構成される。
ＩＳＦＥＴＱ、、、Ｐｆヤ７ネｋＭＩｓＦＢＴＱ１ｔで
構成される。他のアナログスイッチについても同様の回
路で構成される。
そして、この回路で取扱う信号が接地電位（０ボルト）
を基準電圧とする信号であるため、演算□増幅回路ＯＰ
、、ＯＰ、＆ｉ、十Ｖ、−Ｖの２ｔｉ電圧で動作する。
を基準電圧とする信号であるため、演算□増幅回路ＯＰ
、、ＯＰ、＆ｉ、十Ｖ、−Ｖの２ｔｉ電圧で動作する。
また、アナログスイッチは、十Ｖ、−Ｖの振幅で変化す
るスイッチ信号φ１（φｍ）及ヒφ、（φ、）で制御さ
れる。
るスイッチ信号φ１（φｍ）及ヒφ、（φ、）で制御さ
れる。
このような相補型ＭＩＳ回路を含むＩＣにおいて、上述
したよう〆、しばしば電源投入時にラッチアップが発生
することが知られている。
したよう〆、しばしば電源投入時にラッチアップが発生
することが知られている。
本願発明者の研究によれば、上記したようなラッチアッ
プは、上記の回路において＋■の電圧が−Ｖの電圧に対
して先に投入された場合にのみ、発生することが判明し
た。そして、さらに本願発明者が検討を重ねた結果、そ
の原因は、ソース又はドレイン領域の一方が接地電位に
接続されたＮチャンネルＭＩｓＦＥＴＱ２１（又はＱ３
．）と、ソースが＋■に接続されたＰチャンネルＭＩＳ
ＦＥＴＱ、等のような特殊な条件の２つのＭＩＳＦＥＴ
の間で構成される寄生サイリスタ構造と、Ｐ型ウェル領
域２とＮ型基板１との間の接合容ｉ！：ｃｊとによるも
のであることが判明した。
プは、上記の回路において＋■の電圧が−Ｖの電圧に対
して先に投入された場合にのみ、発生することが判明し
た。そして、さらに本願発明者が検討を重ねた結果、そ
の原因は、ソース又はドレイン領域の一方が接地電位に
接続されたＮチャンネルＭＩｓＦＥＴＱ２１（又はＱ３
．）と、ソースが＋■に接続されたＰチャンネルＭＩＳ
ＦＥＴＱ、等のような特殊な条件の２つのＭＩＳＦＥＴ
の間で構成される寄生サイリスタ構造と、Ｐ型ウェル領
域２とＮ型基板１との間の接合容ｉ！：ｃｊとによるも
のであることが判明した。
すなわち、第３図に示すように、Ｎ型半導体基板１には
、オーミックコンタクト領域１ｏを通して＋Ｖの電圧を
印加する一方、ＮチャンネルＭＩＳＦＥＴＱ、、を形成
するためのＰ型ウェル領域２には、オーミックコンタク
ト領域６を通して一■の電圧を印加している。そして、
このＭＩＳＦＥＴＱｔ、の一方のソース又はドレイン領
域３を接地しており、また、半導体基板１上に形成され
たＰチャンネルＭＩＳＦＥＴＱ？のソース領域７には、
十■の電圧を印加している。
、オーミックコンタクト領域１ｏを通して＋Ｖの電圧を
印加する一方、ＮチャンネルＭＩＳＦＥＴＱ、、を形成
するためのＰ型ウェル領域２には、オーミックコンタク
ト領域６を通して一■の電圧を印加している。そして、
このＭＩＳＦＥＴＱｔ、の一方のソース又はドレイン領
域３を接地しており、また、半導体基板１上に形成され
たＰチャンネルＭＩＳＦＥＴＱ？のソース領域７には、
十■の電圧を印加している。
したがって、これらの各半導体領域により、同図に示す
ようなバイポーラ型の寄生ＮＰＮ）ランジスタＴ１ 、
寄生ＰＮＰ）ランジスタＴ１．接合容量Ｃｊ及びウェル
抵抗Ｒｗ、基板抵抗Ｒ８とが形成されるうこれらの各素
子により、第４図に示すような等何回路が構成される。
ようなバイポーラ型の寄生ＮＰＮ）ランジスタＴ１ 、
寄生ＰＮＰ）ランジスタＴ１．接合容量Ｃｊ及びウェル
抵抗Ｒｗ、基板抵抗Ｒ８とが形成されるうこれらの各素
子により、第４図に示すような等何回路が構成される。
このような特殊な構造のＣ−ＭＩＳＩＣに形成される上
記等価回路において、前述のように＋Ｖの電圧が−■の
電圧より先に印加されると、接合容量Ｃｊを介したトリ
ガ電流によりトランジスタＴ１をオンさせる。このトラ
ンジスタＴ１のオンによりトランジスタＴ、のベース電
流を供給することとなるので、トランジスタＴ、もオン
する。
記等価回路において、前述のように＋Ｖの電圧が−■の
電圧より先に印加されると、接合容量Ｃｊを介したトリ
ガ電流によりトランジスタＴ１をオンさせる。このトラ
ンジスタＴ１のオンによりトランジスタＴ、のベース電
流を供給することとなるので、トランジスタＴ、もオン
する。
そして、トランジスタＴ、のオンによりトランジスタＴ
１へのベース電流を供給することとなるので、ラッチア
ップ状態となることがわかった。
１へのベース電流を供給することとなるので、ラッチア
ップ状態となることがわかった。
このようなラッチアップが生ずるＣ−ＭＩ Ｓ ＩＣで
は、以上より明らかなように、寄生回路を構成する寄生
トランジスタ゛ｒ１ のベース領域とエミッタ領域とが
同一電位（例えば接地電位）に接続されていないのが特
徴的である。
は、以上より明らかなように、寄生回路を構成する寄生
トランジスタ゛ｒ１ のベース領域とエミッタ領域とが
同一電位（例えば接地電位）に接続されていないのが特
徴的である。
そして、上述の如き特殊な接続の下で、始めて、−Ｖお
よび＋■が夫々印加されているＮ型基板およびＰ型りエ
ル領域との間の接合容−１ｃｊが問題となるのである。
よび＋■が夫々印加されているＮ型基板およびＰ型りエ
ル領域との間の接合容−１ｃｊが問題となるのである。
すなわち、このような条件の下で＋Ｖが−Ｖより先に投
入されたときに、まず接合容量Ｃｊによる容量結合のた
めにＰ型つヱル領域の電位が上昇して、例えば十Ｖが５
■のときで約１．５〜２ｖにまでも達する。このため寄
生トランジスタＴ１のＰ型ベース領域とＮ型エミッタ領
域とが順バイアスされ、Ｔ１が導通してしまい、ラッチ
アップが生ずるのである。
入されたときに、まず接合容量Ｃｊによる容量結合のた
めにＰ型つヱル領域の電位が上昇して、例えば十Ｖが５
■のときで約１．５〜２ｖにまでも達する。このため寄
生トランジスタＴ１のＰ型ベース領域とＮ型エミッタ領
域とが順バイアスされ、Ｔ１が導通してしまい、ラッチ
アップが生ずるのである。
なお、−Ｖの電圧が印加された後も、ウェル抵抗Ｒｗに
よって、トランジスタＴユをオフさせることはできない
こともわかった。
よって、トランジスタＴユをオフさせることはできない
こともわかった。
これに対して、通常の接続のＣ−ＭＩＳＩＣ例えば第２
図のＩＶ、及びＩＶ、のように、ＮチャンネルＭＩＳＦ
ＥＴＱ６．及びＱ６３のソース領域とこれらが形成され
ているＰ型ウェル領域とが同一電位である場合には、寄
生トランジスタＴ、のベース領域とエミッタ領域とは同
一電位となる。したがって、２つの電源の投入順がどの
ようになっても、上述のように接合容量Ｃｊ によるラ
ッチアップは全く発生しない。
図のＩＶ、及びＩＶ、のように、ＮチャンネルＭＩＳＦ
ＥＴＱ６．及びＱ６３のソース領域とこれらが形成され
ているＰ型ウェル領域とが同一電位である場合には、寄
生トランジスタＴ、のベース領域とエミッタ領域とは同
一電位となる。したがって、２つの電源の投入順がどの
ようになっても、上述のように接合容量Ｃｊ によるラ
ッチアップは全く発生しない。
また、上記電源投入時のラッチアップが問題となる回路
の一例として、第２図に上記スイッチド・キャパシタ回
路を含むＩＣを始めとして、通信用ＩＣにしばしば構成
される各種インバータ回路ＩＶ、〜ＩＶ、を示している
。
の一例として、第２図に上記スイッチド・キャパシタ回
路を含むＩＣを始めとして、通信用ＩＣにしばしば構成
される各種インバータ回路ＩＶ、〜ＩＶ、を示している
。
インバータ回路ＩＶ、は、上記アナログスイッチを制御
するためのスイッチ信号φ８．φ７等を形成する。また
、インバータ回路Ｉｖ、は、ＴＴＬレベルの信号を受け
るインバータ回路である。
するためのスイッチ信号φ８．φ７等を形成する。また
、インバータ回路Ｉｖ、は、ＴＴＬレベルの信号を受け
るインバータ回路である。
さらに、上記スイッチド・キャパシタ回路とは直接関係
ないが、上記のように＋Ｖの電圧の他に、−■の電圧が
印加されることを利用して、インバータ回路ＩＶ１を構
成するＮチャンネルＭＩＳＦＥＴＱ、、のチャンネル領
域（ウェル領域）には、−■の逆バイアス電圧が印加さ
れて、高しきい値電圧化が図られている。例えば、イン
バータ回路ＩＶ、の入出力を接続して、定電圧発生回路
等にも利用できるものである。このような特別なインバ
ータ回路ＩＶ、を構成した場合盲も、ＮチャンネルＭ
Ｉ Ｓ Ｆ ＥＴ ＱａｓとＰチャンネルＭＩＳＦＥＴ
Ｑｓ＋とにより、第３図に示したようなラッチアップの
原因となる寄生トランジスタ”’Ｉ％ｒ１等が構成され
てしま５゜ この発明の目的は、上述のような構成の半導体領域及び
電位関係を有する半導体装置のラッチアップを確実に防
止することにある。
ないが、上記のように＋Ｖの電圧の他に、−■の電圧が
印加されることを利用して、インバータ回路ＩＶ１を構
成するＮチャンネルＭＩＳＦＥＴＱ、、のチャンネル領
域（ウェル領域）には、−■の逆バイアス電圧が印加さ
れて、高しきい値電圧化が図られている。例えば、イン
バータ回路ＩＶ、の入出力を接続して、定電圧発生回路
等にも利用できるものである。このような特別なインバ
ータ回路ＩＶ、を構成した場合盲も、ＮチャンネルＭ
Ｉ Ｓ Ｆ ＥＴ ＱａｓとＰチャンネルＭＩＳＦＥＴ
Ｑｓ＋とにより、第３図に示したようなラッチアップの
原因となる寄生トランジスタ”’Ｉ％ｒ１等が構成され
てしま５゜ この発明の目的は、上述のような構成の半導体領域及び
電位関係を有する半導体装置のラッチアップを確実に防
止することにある。
この発明に従えば、ラッチアップ防止のために上記接合
容量Ｃｊを介して供給されるトリガ電流を吸収するダイ
オードが所定の電圧供給端子間に設ゆられる。
容量Ｃｊを介して供給されるトリガ電流を吸収するダイ
オードが所定の電圧供給端子間に設ゆられる。
以゛下、この発明を実施例とともに詳細に説明する。
第５図は、この発明の一実施例を示すブロック図である
。
。
この実施例では、半導体基板１に上述した電源投入時の
特殊なラッチアップの原因となる第１図に示したような
スイッチド・キャパシタ回路又は第２図に示したような
インバータ回路■■１〜ＩＶ、を構成する相補型ＭＩＳ
回路２１を形成している。
特殊なラッチアップの原因となる第１図に示したような
スイッチド・キャパシタ回路又は第２図に示したような
インバータ回路■■１〜ＩＶ、を構成する相補型ＭＩＳ
回路２１を形成している。
この相補型Ｍ■Ｓ回路２１には、電極（パッド）２２〜
２４を通ｔ、−（＋Ｖ 、ＧＮＤ及び−Ｖ（７）電圧が
それぞれ供給されている。そして、ラッチアップ防止の
ために、電極２３．２４間にダイオードＤＩが半導体基
板１上に集積化されて形成されている。
２４を通ｔ、−（＋Ｖ 、ＧＮＤ及び−Ｖ（７）電圧が
それぞれ供給されている。そして、ラッチアップ防止の
ために、電極２３．２４間にダイオードＤＩが半導体基
板１上に集積化されて形成されている。
第６図には、上記ダイオードＤ、と、ラッチアップの原
因となるスイッチド・キャパシタ回路のＭＩＳＦＥＴＱ
２．及びＭＩＳＦＥＴＱ、の構造断面図が示されている
。
因となるスイッチド・キャパシタ回路のＭＩＳＦＥＴＱ
２．及びＭＩＳＦＥＴＱ、の構造断面図が示されている
。
− すなわち、周知の半導体製造方法により、 Ｎ−″
型半導体基板１には、ＮチャンネルＭＩＳＦＥＴＱ、１
を形成するためのＰ型ウェル領域２が形成される。
型半導体基板１には、ＮチャンネルＭＩＳＦＥＴＱ、１
を形成するためのＰ型ウェル領域２が形成される。
このウェル領域２には、ＭＩＳＦＥＴＱａのソース、ド
レイン領域を構成するＮ＋型領領域３４が形成される。
レイン領域を構成するＮ＋型領領域３４が形成される。
５は、そのゲート電極であり、６はウェル領域２への電
圧−■を供給するためのＰ＋型オーミックコンタクト領
域である。そして、一方の領域３には、接地電位（ＧＮ
Ｄ）に接続されている。
圧−■を供給するためのＰ＋型オーミックコンタクト領
域である。そして、一方の領域３には、接地電位（ＧＮ
Ｄ）に接続されている。
一方、半導体基板１には、ＰチャンネルＭＩＳＦＥＴＱ
丁等のソース、ドレイン領域を構成するＰ＋型領域７．
８が形成される。９は、そのゲート電極であり、１０は
、半導体基板１への電圧子Ｖを供給〕−るためのＮ＋＋
オーミックコンタクト領域である。そして、一方の領域
７には、＋■電位に接続されている。
丁等のソース、ドレイン領域を構成するＰ＋型領域７．
８が形成される。９は、そのゲート電極であり、１０は
、半導体基板１への電圧子Ｖを供給〕−るためのＮ＋＋
オーミックコンタクト領域である。そして、一方の領域
７には、＋■電位に接続されている。
また、ラッチアップ防止用のダイオードＤ１ を構成す
るため−ウェル領域２と同時に形成されるＰ型頭域１１
が半導体基板１に形成される。
るため−ウェル領域２と同時に形成されるＰ型頭域１１
が半導体基板１に形成される。
さらに、このＰ型頭域１１には、ＮチャンネルＭ Ｉ
Ｓ Ｆ Ｂ Ｔ Ｑｔ＋のソース、ドレイン領域３．４
と同時に形成されたＮ＋型領領域１２形成される。
Ｓ Ｆ Ｂ Ｔ Ｑｔ＋のソース、ドレイン領域３．４
と同時に形成されたＮ＋型領領域１２形成される。
そして、上記Ｐ型頭域１１の周囲の半導体基板１には、
上記Ｎ＋型のソース、ドレイン領域３゜４と同時に形成
されたＮ＋型のガードリング１３が形成される。
上記Ｎ＋型のソース、ドレイン領域３゜４と同時に形成
されたＮ＋型のガードリング１３が形成される。
上記ダイオードＤ、を構成するＰ型頭域１１およびＮ＋
型領領域１２夫々−■電圧を供給する電極２４および接
地電位を供給する電極２３に接続している。また、ガー
ドリング１３は、＋Ｖ電圧を供給する電極２２に接続し
ている。
型領領域１２夫々−■電圧を供給する電極２４および接
地電位を供給する電極２３に接続している。また、ガー
ドリング１３は、＋Ｖ電圧を供給する電極２２に接続し
ている。
同図には、各半導体領域で構成されるバイポーラ型の寄
生トランジスタＴ、、Ｔ、及び寄生容量Ｃｊ 、寄生抵
抗Ｒｗ、 Ｒ８の回路記号を同時に示しである。
生トランジスタＴ、、Ｔ、及び寄生容量Ｃｊ 、寄生抵
抗Ｒｗ、 Ｒ８の回路記号を同時に示しである。
第７図には、上記第６図における寄生素子とダイオード
Ｄｉが作る等価回路図が示されている。
Ｄｉが作る等価回路図が示されている。
この等価回路図において、−１−Ｖ を圧が一■電圧に
対して先に印加された場合でも、ダイオードＤ１の挿入
により前述のようなラッチアップを防止することができ
る。すなわち、電圧子■の立ち上りによるコンデンサＣ
ｊへの充を電流としてのトリガ電流があっても、ダイオ
ードＤ、がオンして上記トリガ電流を吸収してしまうか
らである。
対して先に印加された場合でも、ダイオードＤ１の挿入
により前述のようなラッチアップを防止することができ
る。すなわち、電圧子■の立ち上りによるコンデンサＣ
ｊへの充を電流としてのトリガ電流があっても、ダイオ
ードＤ、がオンして上記トリガ電流を吸収してしまうか
らである。
言い換えれば、ダイオードＤ、のクランプ作用により、
接合容量Ｃｊによる容量結合のためトランジスタＴＩの
ベース電圧の上昇を防止することができる。
接合容量Ｃｊによる容量結合のためトランジスタＴＩの
ベース電圧の上昇を防止することができる。
ここで、留意しなげればならないのは、ダイオードＤ、
はそのＰ型頭域１１及びＮ＋型領領域１２ウェル領域２
及びソース、ドレイン領域３．４とそれぞれ同時忙形成
した場合には、寄生トランジスｐＴ、のベース、エミッ
タ領域と、ダイオードＤ、 とが同様の半導体領域で構
成されるため、ベース、エミッタ間電圧と、ダイオード
のしきい値電圧が同一の特性を持つことである。
はそのＰ型頭域１１及びＮ＋型領領域１２ウェル領域２
及びソース、ドレイン領域３．４とそれぞれ同時忙形成
した場合には、寄生トランジスｐＴ、のベース、エミッ
タ領域と、ダイオードＤ、 とが同様の半導体領域で構
成されるため、ベース、エミッタ間電圧と、ダイオード
のしきい値電圧が同一の特性を持つことである。
したがって、この実施例のように製造プロセスの簡素化
を図った場合には、′電源投入時に上記ベース、エミッ
タ間に流れる電流よりもダイオードＤＩに流れる電流を
多くすれば、上記のラッチアップを防止できる。このた
めに、寄生トランジスタＴ１のベース、エミッタ接合面
積に対して、ダイオードＤ１のＰＮ接合面積を数１０〜
数１００倍と大きくする必要がある。
を図った場合には、′電源投入時に上記ベース、エミッ
タ間に流れる電流よりもダイオードＤＩに流れる電流を
多くすれば、上記のラッチアップを防止できる。このた
めに、寄生トランジスタＴ１のベース、エミッタ接合面
積に対して、ダイオードＤ１のＰＮ接合面積を数１０〜
数１００倍と大きくする必要がある。
これにより、同一のしきい値゛電圧の下でも、上記ＰＮ
接合面積比あるいは接合容量比に比例して上記トリガ電
流を分配することができ、る。このトリガ電流の分配比
によって、トランジスタＴ１へのトリガ電流をラッチア
ップに必要な電流（例えば数ｍＡ）以下に押えるように
ダイオードＤＳを設計することが重要である。
接合面積比あるいは接合容量比に比例して上記トリガ電
流を分配することができ、る。このトリガ電流の分配比
によって、トランジスタＴ１へのトリガ電流をラッチア
ップに必要な電流（例えば数ｍＡ）以下に押えるように
ダイオードＤＳを設計することが重要である。
上記トリガ電流は、寄生コンデンサＣｊの容量値及び電
圧＋Ｖに比例して大きくなるから、この点も考慮して上
記ダイオードＤ１の接合面積が設定される。
圧＋Ｖに比例して大きくなるから、この点も考慮して上
記ダイオードＤ１の接合面積が設定される。
さらに、ダイオードＤ、の接合面積は＋■を供給する電
源の立上り特性をも考慮して設定され、立上りが急な場
合には大面積となり、緩やかな場合には小面積となる。
源の立上り特性をも考慮して設定され、立上りが急な場
合には大面積となり、緩やかな場合には小面積となる。
つまり、立上りが緩やかなときは上記トリガ電流の立上
りも緩慢となり、寄生トランジスタＴ、を導通させるに
足るだゆの上記トリガ電流が流れるまでに時間を要する
ので、−Ｖが投入されてＴ、のベースの電位が−■に近
づくまでに分配すべきトリガ電流のエネルギは小さくて
すむ。従って、立上りが緩やかな場合には。
りも緩慢となり、寄生トランジスタＴ、を導通させるに
足るだゆの上記トリガ電流が流れるまでに時間を要する
ので、−Ｖが投入されてＴ、のベースの電位が−■に近
づくまでに分配すべきトリガ電流のエネルギは小さくて
すむ。従って、立上りが緩やかな場合には。
上述のようにダイオードＤ、の接合面積を前記Ｔ１のベ
ース、エミッタ間の接合面積の数１０〜数１００倍とせ
ずとも、十分にラッチアップを防止し得るものである。
ース、エミッタ間の接合面積の数１０〜数１００倍とせ
ずとも、十分にラッチアップを防止し得るものである。
なお、ダイオードＤ、の接合面積が前記Ｔ１のベース、
エミッタ間の接合面積よりある程度大きければ、ダイオ
ードＤ、を挿入しない場合より２ツチアツプが発生しに
くいことが木発明者によって確認されている。
エミッタ間の接合面積よりある程度大きければ、ダイオ
ードＤ、を挿入しない場合より２ツチアツプが発生しに
くいことが木発明者によって確認されている。
また、上記ダイオードＤ１が、寄生トランジスタＴ、、
Ｔ、発生の原因にもなる恐れがあるので、これを防止す
るためにガードリング１３を設げ、Ｐ型頭域１１から基
板１へ流れる寄生電流を吸収するようにしている。言い
換えると、Ｐ型頭域１１゜２と半導体基板１とで構成さ
れる寄生横型バイポーラトランジスタの電流増幅率ｈＦ
１８を上記ガードリンク１３を設けることで非常に小さ
くできるため、実質的な寄生トランジスタが形成される
ことを防止できる。
Ｔ、発生の原因にもなる恐れがあるので、これを防止す
るためにガードリング１３を設げ、Ｐ型頭域１１から基
板１へ流れる寄生電流を吸収するようにしている。言い
換えると、Ｐ型頭域１１゜２と半導体基板１とで構成さ
れる寄生横型バイポーラトランジスタの電流増幅率ｈＦ
１８を上記ガードリンク１３を設けることで非常に小さ
くできるため、実質的な寄生トランジスタが形成される
ことを防止できる。
以上説明したこの実施例によれば、上述のような２電源
＋Ｖ、−Ｖで動作する相補型ＭＩＳ回路を含むＩＣにお
いて、電源投入順序に無関係に確実にラッチアップを防
止することができる。したがって、電源投入順序を考慮
することなく、扱い易いＩＣが得られる。
＋Ｖ、−Ｖで動作する相補型ＭＩＳ回路を含むＩＣにお
いて、電源投入順序に無関係に確実にラッチアップを防
止することができる。したがって、電源投入順序を考慮
することなく、扱い易いＩＣが得られる。
また、多回線の通信装置においては、各回線毎に構成さ
れたプリント基板に上述のようなＩＣが実装され、保守
等では通信装置へのプリント基板の挿入、引き抜きによ
り、電源投入、遮断が行なわれる。したがって、電源投
入順序を規定することができず、この発明の適用によっ
てのみ、上述のような通信装置に用いられる上記ＩＣの
ラッチアップ防止を図ることができる。
れたプリント基板に上述のようなＩＣが実装され、保守
等では通信装置へのプリント基板の挿入、引き抜きによ
り、電源投入、遮断が行なわれる。したがって、電源投
入順序を規定することができず、この発明の適用によっ
てのみ、上述のような通信装置に用いられる上記ＩＣの
ラッチアップ防止を図ることができる。
また、上記ダイオードＤ１を集積化するにあた−っては
、上述のように比較的大きな接合面積を有するダイオー
ドＤＩを形成する場合でも、１つのＩＣ内で電極（パッ
ド）周辺に１個だけ設ければよいので、半導体基板上の
パッド間の空スペースを利用できるため、殆んどチップ
面積を増加させることはない。
、上述のように比較的大きな接合面積を有するダイオー
ドＤＩを形成する場合でも、１つのＩＣ内で電極（パッ
ド）周辺に１個だけ設ければよいので、半導体基板上の
パッド間の空スペースを利用できるため、殆んどチップ
面積を増加させることはない。
この発明は、前記実施例に限定されない。
ダイオードＤＩを半導体基板上に集積化して形成する場
合、公知の半導体製造方法によって低しきい値電圧化し
て構成するものであってもよ（・。。
合、公知の半導体製造方法によって低しきい値電圧化し
て構成するものであってもよ（・。。
また、低しきい値電圧のショットキーノくリアダイオー
ドを利用するものとしてもよい。
ドを利用するものとしてもよい。
また、第８図に示すように、前記第５図を参照して説明
したようなＩＣにおいてダイオードＤ。
したようなＩＣにおいてダイオードＤ。
を外付部品で構成するものであってもよい。この場合に
は、既存のＩＣに対してもラッチアップを防止すること
ができる。
は、既存のＩＣに対してもラッチアップを防止すること
ができる。
また、第８図において、相補型ＭＩＳ集積回路２１への
供給電圧は、同図にカッコで示すように＋■電圧を＋ｖ
Ｉ電圧とし、接地電位ＧＮＤを、上詰電圧ｖ１より小さ
な＋■、電圧とし、−ｖ電圧を接地電圧ＧＮＤとしても
よい。
供給電圧は、同図にカッコで示すように＋■電圧を＋ｖ
Ｉ電圧とし、接地電位ＧＮＤを、上詰電圧ｖ１より小さ
な＋■、電圧とし、−ｖ電圧を接地電圧ＧＮＤとしても
よい。
また、相補型ＭＩＳ集積回路２１は、これと同様の寄生
トランジスタＴｌ＋ＴＩ及び接合容量Ｃ１及び抵抗Ｒｗ
、Ｒ８が構成される半導体領域を看し、上述のような電
位関係の電圧が印加されるものであれば、何んであって
もよ（・。
トランジスタＴｌ＋ＴＩ及び接合容量Ｃ１及び抵抗Ｒｗ
、Ｒ８が構成される半導体領域を看し、上述のような電
位関係の電圧が印加されるものであれば、何んであって
もよ（・。
第１図は、スイノチド・キャパシタ回路の一例を示す回
路図、第２図は、相補型インバータ回路の一例を示す回
路図、第３図は、ラッチアップの原因を説明するための
構造断面図、第４図は、その等価回路図、第５図は、こ
の発明の一実施例を示すブロック図、第６図は、その要
部を示す構造断面図、第７図は、その等価回路図、第８
図はこの発明の他の一実施例を示すブロック図である。 １・・半導体基板、２・・・ウェル領域、３，４・・・
ソース、ドレイン領域、５・・・ゲート電極、６・・・
オーミックコンタクｌ−，７，８・・ソース、トレイン
領域、９・・・ゲート電極、１０・・・オーミックコン
タクト、１１・・Ｐ型領域、１２・・・Ｎ″−型領域、
１３・・・ガーＭ ｌ）ンク、２１・・・相補型ＭＩＳ
回路、２２〜２４・・・パッド。 第 １ 図 Ｃイ。 第 ２ 図 歿 第 ３ 図 第 ５ 図 第 ７ 図 ２
路図、第２図は、相補型インバータ回路の一例を示す回
路図、第３図は、ラッチアップの原因を説明するための
構造断面図、第４図は、その等価回路図、第５図は、こ
の発明の一実施例を示すブロック図、第６図は、その要
部を示す構造断面図、第７図は、その等価回路図、第８
図はこの発明の他の一実施例を示すブロック図である。 １・・半導体基板、２・・・ウェル領域、３，４・・・
ソース、ドレイン領域、５・・・ゲート電極、６・・・
オーミックコンタクｌ−，７，８・・ソース、トレイン
領域、９・・・ゲート電極、１０・・・オーミックコン
タクト、１１・・Ｐ型領域、１２・・・Ｎ″−型領域、
１３・・・ガーＭ ｌ）ンク、２１・・・相補型ＭＩＳ
回路、２２〜２４・・・パッド。 第 １ 図 Ｃイ。 第 ２ 図 歿 第 ３ 図 第 ５ 図 第 ７ 図 ２
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板と、この半導体基板上に形
成された第２導電型の第１の半導体領域と、この第１の
半導体領域上に形成された第１導電型の第２の半導体領
域と、上記半導体基板上に形成された第２導電型の第３
の半導体領域とを含み、上記半導体基板、第１の半導体
領域及び第２の半導体領域には、互いのＰＮ接合を逆バ
イアスとする第１．第２及び第３０成圧供給端子からの
電圧がそれぞれ印加され、第３の半導体領域には、上記
半導体基板と同様に第１の電圧供給端子からの電圧が印
加されてなる半導体集積回路装置において、第２．第３
の電圧供給端子間にラッチマツプ防止用ダイオードを挿
入したことを特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置は、相補型ＭＩ ５ＦＥＴ
回路を含み、半導体基板上に形成された第３の半導体領
域は、第２導ｒＩＬ型のＩ’ｖｉ Ｉ Ｓ Ｆ Ｅ Ｔ
を構成するソース及びドレイン領域を構成し、半導体基
板上に形成された第１の半導体領域は、ウェル領域を構
成し、この第１の半導体領域上に形成された第２の半導
体領域は、第１導電型のＭＩＳＦＥＴのソース及びドレ
イン領域を構成するものであることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置。 ３、上記ラッチアップ防止用ダイオードは、上記半導体
基板上に集積化されて形成されるものであることを特徴
とする特許請求の範囲第１又は第２項記載の半導体集積
回路装置。 ４、上記ラッチアップ防止用ダイオードは、半導体基板
の外側に設けられるものであることを特徴とする特許請
求の範囲第１又は第２項記載の半導体集積回路装置。 ５、 上記ラッチアップ防止用ダイオードは、ＰＮ接合
ダイオードであり、そのＰＮ接合の面積は、前記半導体
基板と第１の半導体領域とがなすＰＮ接合の面積より大
きいことを特徴とする特許請求の範囲第３又は第４項記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178017A JPS6072256A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178017A JPS6072256A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072256A true JPS6072256A (ja) | 1985-04-24 |
Family
ID=16041109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178017A Pending JPS6072256A (ja) | 1983-09-28 | 1983-09-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072256A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228663A (ja) * | 1987-03-03 | 1988-09-22 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | 単一の集積されたｍｏｓトランジスタによる２個のサプライを有するｃｍｏｓ集積回路のラッチアップの防止方法 |
-
1983
- 1983-09-28 JP JP58178017A patent/JPS6072256A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228663A (ja) * | 1987-03-03 | 1988-09-22 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | 単一の集積されたｍｏｓトランジスタによる２個のサプライを有するｃｍｏｓ集積回路のラッチアップの防止方法 |
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