JPS6072276A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS6072276A JPS6072276A JP58179561A JP17956183A JPS6072276A JP S6072276 A JPS6072276 A JP S6072276A JP 58179561 A JP58179561 A JP 58179561A JP 17956183 A JP17956183 A JP 17956183A JP S6072276 A JPS6072276 A JP S6072276A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- conductivity type
- type
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、電気的書替え可能な不揮発性半導体記憶装置
に関するものである。
に関するものである。
［発明の技術的背景とその問題点］
現在Ｅ Ｅ Ｐ ＲＯＭ （Ｅ １ｅｃｔｒｉｃａｌｌ
ｙ Ｅ ｒａｓａｂｌｅＰ ｒｏｏｒａｍａｂｅ Ｒｅ
ａｄ Ｏｎｌｙ Ｍ ｅｍｏｒｙ ）には、電気的に絶
縁された浮遊ゲート（フローティング・ゲート）にトン
ネル電流により電荷を注入することによりメモリの内容
を書替える方式の不揮発性メモリセルが広く用いられて
いる。この様なＥＥＰＲＯＭセルに選択的にデータを書
き込ｌνだりあるいは消去したりするには、トンネル電
流を誘起するに十分な高電圧、例えば１８Ｖ〜２５Ｖを
所望のセルに選択的に供給する必要がある。従って各メ
モリセルはこの様な高電圧に対し、十分な絶縁耐圧を保
持することが要求されこれがセルの微細化や性能の向上
に大きな妨げとなっていた。以下、この問題を図面を参
照しながら詳しく説明する。
ｙ Ｅ ｒａｓａｂｌｅＰ ｒｏｏｒａｍａｂｅ Ｒｅ
ａｄ Ｏｎｌｙ Ｍ ｅｍｏｒｙ ）には、電気的に絶
縁された浮遊ゲート（フローティング・ゲート）にトン
ネル電流により電荷を注入することによりメモリの内容
を書替える方式の不揮発性メモリセルが広く用いられて
いる。この様なＥＥＰＲＯＭセルに選択的にデータを書
き込ｌνだりあるいは消去したりするには、トンネル電
流を誘起するに十分な高電圧、例えば１８Ｖ〜２５Ｖを
所望のセルに選択的に供給する必要がある。従って各メ
モリセルはこの様な高電圧に対し、十分な絶縁耐圧を保
持することが要求されこれがセルの微細化や性能の向上
に大きな妨げとなっていた。以下、この問題を図面を参
照しながら詳しく説明する。
第１図（ａ）〜（０）は２つのコントロールゲートを持
つ、ＥＥＰＲＯＭセルの平面図及び断面図である。
つ、ＥＥＰＲＯＭセルの平面図及び断面図である。
このＥＥＰＲＯＭセルは、２つのコントロールゲートを
持つためＤＣセル（Ｄｕａｌ −ＣｏｎｔｒｏｌＧａｔ
ｅ Ｃｅ１ｌ ）と呼ばれている。フローティングゲー
ト（ＦＧ）は各セル毎に設けられ、これと容量結合する
第１コントロールゲート（ＣＧ１）と第２コントロール
ゲート（ＣＧ２＞が図の様に互いに直交する方向に共通
に配置されている。これらのゲートＦＧ、ＣＧ１．ＣＧ
２は通常不純物をドープした多結晶シリコンで形成され
ており、Ｐ型のＳｉ基板１内に形成されたＮ中型の拡散
層２゜３はこのメモリセルのデータを読み出す際にはそ
れぞれドレイン及びソースとなる。書替え領域には拡散
層３と連続的に形成された拡散層４が設けられている。
持つためＤＣセル（Ｄｕａｌ −ＣｏｎｔｒｏｌＧａｔ
ｅ Ｃｅ１ｌ ）と呼ばれている。フローティングゲー
ト（ＦＧ）は各セル毎に設けられ、これと容量結合する
第１コントロールゲート（ＣＧ１）と第２コントロール
ゲート（ＣＧ２＞が図の様に互いに直交する方向に共通
に配置されている。これらのゲートＦＧ、ＣＧ１．ＣＧ
２は通常不純物をドープした多結晶シリコンで形成され
ており、Ｐ型のＳｉ基板１内に形成されたＮ中型の拡散
層２゜３はこのメモリセルのデータを読み出す際にはそ
れぞれドレイン及びソースとなる。書替え領域には拡散
層３と連続的に形成された拡散層４が設けられている。
５１〜５４はゲート酸化膜であり、ＦＧは薄い酸化膜５
４を介して拡散層４に対向させている。このメモリセル
に選択的にデータを書き込むにはＣＧ１．ＣＧ２を共に
高電位、例えば２０Ｖとし、拡散層３を低電位、即ちＯ
■とすることにより、薄い酸化膜５４を通して電子をＦ
Ｇに注入することにより行っている。ＣＧ１．ＣＧ ２
のいずれか一方がｏＶのセルでは書き込みが生じない。
４を介して拡散層４に対向させている。このメモリセル
に選択的にデータを書き込むにはＣＧ１．ＣＧ２を共に
高電位、例えば２０Ｖとし、拡散層３を低電位、即ちＯ
■とすることにより、薄い酸化膜５４を通して電子をＦ
Ｇに注入することにより行っている。ＣＧ１．ＣＧ ２
のいずれか一方がｏＶのセルでは書き込みが生じない。
これは、ＦＧと拡散層間にトンネル電流を生ぜしめるに
十分な電界が生じないからである。
十分な電界が生じないからである。
又、セルのデータを選択的に消去するためには、ＣＧ１
．ＣＧ２をともに、Ｏ■とし、拡散層３を２０Ｖとする
ことにより、ＦＧ内の電子を薄い酸化膜５を通して放出
することにより行っている。
．ＣＧ２をともに、Ｏ■とし、拡散層３を２０Ｖとする
ことにより、ＦＧ内の電子を薄い酸化膜５を通して放出
することにより行っている。
一方、基板１は通常Ｏ■に設定されているので、消去時
には拡散層３と基板１の間のＮ十Ｐ接合には高電圧２０
Ｖが印加されることになる。従って拡散層３の接合耐圧
を２０Ｖ以上にする必要がある。 ′ 接合耐圧を決めているのは、第１図（０）のＡで示した
部分のサーフェスブレークダウンで、２０Ｖ以上とする
ためにはＣＧｌ下のゲート酸化膜５２の膜厚を例えば８
００Å以上、拡散層３の接合深さくＸｊ ）を０．６〜
０．７ｕｍ ＩＸ上、！＝ｔ６必要がある。然し、６４
にビット、２５６にビットあるいはそれ以上の高集積化
されたＥＥＰＲＯＭを実現するためには、セルを微細化
することが必要であり、その為にはＣＧＩ下のゲート酸
化膜５２はもっと薄くする必要があり、又Ｘｊもさらに
浅くする必要がある。
には拡散層３と基板１の間のＮ十Ｐ接合には高電圧２０
Ｖが印加されることになる。従って拡散層３の接合耐圧
を２０Ｖ以上にする必要がある。 ′ 接合耐圧を決めているのは、第１図（０）のＡで示した
部分のサーフェスブレークダウンで、２０Ｖ以上とする
ためにはＣＧｌ下のゲート酸化膜５２の膜厚を例えば８
００Å以上、拡散層３の接合深さくＸｊ ）を０．６〜
０．７ｕｍ ＩＸ上、！＝ｔ６必要がある。然し、６４
にビット、２５６にビットあるいはそれ以上の高集積化
されたＥＥＰＲＯＭを実現するためには、セルを微細化
することが必要であり、その為にはＣＧＩ下のゲート酸
化膜５２はもっと薄くする必要があり、又Ｘｊもさらに
浅くする必要がある。
この様な要請を満たすべ（例えば第２図に示した様な構
造が採用されている。第２図は第１図（Ｃ）の断面図に
相当する断面を示している。この構造ではＣＧ１近傍に
は不純物濃度の低いＮ−拡散層６，７が形成されており
、このためゲート酸化膜５２を８００Å以下にうずくし
てもサーフェス・ブレークダウン電圧を２０Ｖ以上にす
ることが可能となる。
造が採用されている。第２図は第１図（Ｃ）の断面図に
相当する断面を示している。この構造ではＣＧ１近傍に
は不純物濃度の低いＮ−拡散層６，７が形成されており
、このためゲート酸化膜５２を８００Å以下にうずくし
てもサーフェス・ブレークダウン電圧を２０Ｖ以上にす
ることが可能となる。
しかし、この構造を用いた場合、Ｎ−拡散層６゜７の部
分はＮ十数散層２，３にくらべて通常抵抗が高くなるの
で読み出しに際しセルの電流を減少させ、読み出しの速
度を遅くしたり、又動作マージンを小さくするなどの問
題があった。又さらに微細化した場合にはＮ−拡散層の
抵抗は更に大きくなりこれらの不都合はより深刻になる
。加えてこの構造の問題は、Ｎ″″拡散層６，７の形成
のためのマスク合せ工程が入るため工程が複雑さを増し
、又且つＮ−拡散層形成のための余分の面積を必要とす
るためセルの微細化、高集積化の大きなさまたげとなっ
ていたことなどである。
分はＮ十数散層２，３にくらべて通常抵抗が高くなるの
で読み出しに際しセルの電流を減少させ、読み出しの速
度を遅くしたり、又動作マージンを小さくするなどの問
題があった。又さらに微細化した場合にはＮ−拡散層の
抵抗は更に大きくなりこれらの不都合はより深刻になる
。加えてこの構造の問題は、Ｎ″″拡散層６，７の形成
のためのマスク合せ工程が入るため工程が複雑さを増し
、又且つＮ−拡散層形成のための余分の面積を必要とす
るためセルの微細化、高集積化の大きなさまたげとなっ
ていたことなどである。
［発明の目的］
本発明は以上の点に鑑みなされたものであり、十分な耐
圧を保持しながらメモリセルの微細化、高集積化を図っ
た不揮発性半導体記憶装置を提供することを目的とする
。
圧を保持しながらメモリセルの微細化、高集積化を図っ
た不揮発性半導体記憶装置を提供することを目的とする
。
［発明の概要］
本発明は第１導電型半導体基板内に第２導電型分離層に
よって隔離された第１導電型ウエルを設け、この第１導
電型ウエル内に複数のメモリセルを集積する。そしてデ
ータの書込み、消去に際しては、メモリセルの書替え領
域である第２導電型拡散層と前記第２１Ｊ電型分離層お
よび第１導電型ウエルに共通の電位を印加する。
よって隔離された第１導電型ウエルを設け、この第１導
電型ウエル内に複数のメモリセルを集積する。そしてデ
ータの書込み、消去に際しては、メモリセルの書替え領
域である第２導電型拡散層と前記第２１Ｊ電型分離層お
よび第１導電型ウエルに共通の電位を印加する。
［発明の効果コ
本発明によれば、フローティングゲートと電子をやりと
りする基板拡散層が形成するＰＮ接合にかかる電界が緩
和され、セルの特性を劣化させることなく、メモリセル
の微細化、高集積化を実現することが可能となった。
りする基板拡散層が形成するＰＮ接合にかかる電界が緩
和され、セルの特性を劣化させることなく、メモリセル
の微細化、高集積化を実現することが可能となった。
［発明の実施例］
本発明の一実施例を図面を用いて説明する。
第３図（ａ）、（ｂ）は基板周辺部のメモリセルのそれ
ぞれ第１図（ｂ）、（ｃ）に対応する断面図である。Ｐ
型Ｓ１基板１０内にＮ型分離層１１により周囲を覆われ
基板より分離されたＰ型ウェル１２が形成されている。
ぞれ第１図（ｂ）、（ｃ）に対応する断面図である。Ｐ
型Ｓ１基板１０内にＮ型分離層１１により周囲を覆われ
基板より分離されたＰ型ウェル１２が形成されている。
このＰ型ウェル１２内には従来例で述べたのと同様のＤ
Ｃセルが複数個形成されている。通常セルはマトリクス
状に配置されているがこれら、のすべでが、あるいは一
部が共通のＰ型ウェル１２の中に入れられていてもよい
。メモリセルは、ドレイン、ソース領域となるＮ十数散
層１３，１４、拡散層１４と連結する書替え領域となる
Ｎ十数散層１５、ゲート酸化膜１６１〜１６４、フロー
ティングゲートＦＧ。
Ｃセルが複数個形成されている。通常セルはマトリクス
状に配置されているがこれら、のすべでが、あるいは一
部が共通のＰ型ウェル１２の中に入れられていてもよい
。メモリセルは、ドレイン、ソース領域となるＮ十数散
層１３，１４、拡散層１４と連結する書替え領域となる
Ｎ十数散層１５、ゲート酸化膜１６１〜１６４、フロー
ティングゲートＦＧ。
第１および第２のコントロールゲーｔ” ＣＧ １ 。
ＣＧ２から構成されている。
このメモリセルの書き込み、消去の動作は次のように行
なわれる。なお、基板１０にはＶｃ＝０の固定電位が与
えられている。まず、このメモリセルのフローティング
ゲートＦＧにＮ十数散層１５より電子を注入する際は、
Ｖｓ ＝Ｖａ ＝Ｖｂ＝ＯＶとし、ＣＧ１及びＣＧ２に
例えば２０Ｖの高電位が印加される。これは従来例と同
じである。
なわれる。なお、基板１０にはＶｃ＝０の固定電位が与
えられている。まず、このメモリセルのフローティング
ゲートＦＧにＮ十数散層１５より電子を注入する際は、
Ｖｓ ＝Ｖａ ＝Ｖｂ＝ＯＶとし、ＣＧ１及びＣＧ２に
例えば２０Ｖの高電位が印加される。これは従来例と同
じである。
一方、ＦＧより電子をＮ十数散層１５へ放出するに際し
ては、ＣＧ１．ＣＧ２は例えばＯＶにし、Ｖｓ ＝Ｖａ
＝Ｖｂ ＝２０Ｖとする。このときＮ十数散層１４．
１５とＰ型ウェル１２の間のＰＮ接合には電圧が印加さ
れないため、ブレークダウンの生じることはない。基板
１０はＶｃ −０となっているため基板１０どＮ型分離
層１１で形成されるＰＮ接合には２０Ｖの高電圧が印加
されるが、このＰＮ接合の耐圧を十分高くすることは極
めて容易である。なぜならば、Ｎ型分離層１１の接合深
さは２〜１０μｍと十分深くしても素子特性や微細化に
影響がな（、この耐圧を３０Ｖ以上とすることができる
からである。更にこのＰＮ接合の耐圧を上げるべく例え
ばＮ型の濃度の低い層をこのＰＮ接合の間に置いたとし
ても第２図の従来例のように個々のメモリセルの高耐圧
化を行う場合と異なり、集積度を低下させることはない
。
ては、ＣＧ１．ＣＧ２は例えばＯＶにし、Ｖｓ ＝Ｖａ
＝Ｖｂ ＝２０Ｖとする。このときＮ十数散層１４．
１５とＰ型ウェル１２の間のＰＮ接合には電圧が印加さ
れないため、ブレークダウンの生じることはない。基板
１０はＶｃ −０となっているため基板１０どＮ型分離
層１１で形成されるＰＮ接合には２０Ｖの高電圧が印加
されるが、このＰＮ接合の耐圧を十分高くすることは極
めて容易である。なぜならば、Ｎ型分離層１１の接合深
さは２〜１０μｍと十分深くしても素子特性や微細化に
影響がな（、この耐圧を３０Ｖ以上とすることができる
からである。更にこのＰＮ接合の耐圧を上げるべく例え
ばＮ型の濃度の低い層をこのＰＮ接合の間に置いたとし
ても第２図の従来例のように個々のメモリセルの高耐圧
化を行う場合と異なり、集積度を低下させることはない
。
この様なウェル構造の形成には、Ｐ型基板に例えばＡＳ
やＰなどのＮ型の不純物を高い加速電圧２００〜１００
０ｋ Ｖでイオン注入することにより、Ｎ型分離層１１
を形成する方法、または、Ｐ型基板上にまずイオン注入
や拡散によりＮ型層を形成し、その上にＰ型層をエピタ
キシャル成長させ、さらにＮ型層をイオン注入あるいは
拡散で形成して基板と分離されたＰ型ウェルを形成する
方法、などを用いることができる。
やＰなどのＮ型の不純物を高い加速電圧２００〜１００
０ｋ Ｖでイオン注入することにより、Ｎ型分離層１１
を形成する方法、または、Ｐ型基板上にまずイオン注入
や拡散によりＮ型層を形成し、その上にＰ型層をエピタ
キシャル成長させ、さらにＮ型層をイオン注入あるいは
拡散で形成して基板と分離されたＰ型ウェルを形成する
方法、などを用いることができる。
以上のように本実施例によれば、メモリセルの微細化、
高集積化を図っても十分な耐圧特性を保持したＥＥＰＲ
ＯＭが得られる。
高集積化を図っても十分な耐圧特性を保持したＥＥＰＲ
ＯＭが得られる。
なお実施例はＰ型基板を用いてメモリセルをＮチャネル
とした場合について述べたが、Ｎ型基板の場合には、各
領域の導電型をＰとＮ入れかえることにより全く同様に
本発明が実施されることは言うまでもない。又、以上の
実施例において何れをソース、ドレインと称するかは単
に呼称上の問題にすぎない、 又本実施例にあげた書込み、消去のための高電圧（２０
Ｖ）は−例であり、他の電圧を用いても本質的にかわる
ところはない。
とした場合について述べたが、Ｎ型基板の場合には、各
領域の導電型をＰとＮ入れかえることにより全く同様に
本発明が実施されることは言うまでもない。又、以上の
実施例において何れをソース、ドレインと称するかは単
に呼称上の問題にすぎない、 又本実施例にあげた書込み、消去のための高電圧（２０
Ｖ）は−例であり、他の電圧を用いても本質的にかわる
ところはない。
又、メモリセルとしてＤＣセルの場合についてのみ述べ
たが、これ以外のセル構造に対しても、ＦＧと少くとも
１つのＣＧを有しＦＧと基板拡散層との間で電子をトン
ネル効果によりやりとりすることにより記憶内容を変更
するセルであれば、同様に本発明が適用可能であること
は言うまでもない。
たが、これ以外のセル構造に対しても、ＦＧと少くとも
１つのＣＧを有しＦＧと基板拡散層との間で電子をトン
ネル効果によりやりとりすることにより記憶内容を変更
するセルであれば、同様に本発明が適用可能であること
は言うまでもない。
第１図（ａ）〜（Ｃ）は従来のＥＥＰＲＯＭセルの一例
の平面図とそのＩ −Ｉ’ 、 ＩＩ−Ｉ’断面図、第
２図は同じ〈従来の他のＥＥＰＲＯＭセルの第１図（０
）に対応する断面図、第３図（ａ）。 （ｂ）は本発明の一実施例のＥＥＰＲＯＭのそれぞれ第
２図（ｂ）、（Ｃ）に対応する断面図である。 １０・・・Ｐ型３ｉ基板、１１・・・Ｎ型分離層、１２
・・・Ｐ型ウェル、１３．１４．１５・・・Ｎ十数散層
、１６１〜１６４・・・ゲーＩ・酸化膜、ＦＧ・・・７
０−ティングゲート、ＣＧ１．ＣＧ２・・・コントロー
ルゲート。 出願人代理人 弁理士 鈴江武彦
の平面図とそのＩ −Ｉ’ 、 ＩＩ−Ｉ’断面図、第
２図は同じ〈従来の他のＥＥＰＲＯＭセルの第１図（０
）に対応する断面図、第３図（ａ）。 （ｂ）は本発明の一実施例のＥＥＰＲＯＭのそれぞれ第
２図（ｂ）、（Ｃ）に対応する断面図である。 １０・・・Ｐ型３ｉ基板、１１・・・Ｎ型分離層、１２
・・・Ｐ型ウェル、１３．１４．１５・・・Ｎ十数散層
、１６１〜１６４・・・ゲーＩ・酸化膜、ＦＧ・・・７
０−ティングゲート、ＣＧ１．ＣＧ２・・・コントロー
ルゲート。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- （１）半導体基板上にフローティングゲートとこれに容
量結合するコントロールゲートを有し、フローティング
ゲートと基板との間でトンネル効果により電子の授受を
行うことにより電気的書替えを可能としたメモリセルを
マトリクス状に配列して構成される不揮発性半導体記憶
装置において、第１導電型半導体基板に第２導電型分離
層で分離された第１導電型ウエルを形成し、この第１導
電型ウエル内に複数のメモリセルを集積してなることを
特徴とする不揮発性半導体記憶装置。 （２１メモリセルは、第２導電型のソース、・ドレイン
領域およびソース又はトレイン領域と連続的に形成され
て薄いゲート酸化膜を介して７０−ティングゲートに対
向する書替え領域を有し、第１導電型半導体基板は固定
電位に設定され″Ｎ゛書替え領域、第２導電型分離層お
よび第１導電型ウエルは動作モードに応じて共通の電位
が印加される特許請求の範囲第１項記載の不揮発性半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179561A JPS6072276A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
| EP84306502A EP0138439B1 (en) | 1983-09-28 | 1984-09-24 | Electrically erasable programable nonvolatile semiconductor memory device having dual-control gate |
| DE8484306502T DE3483765D1 (de) | 1983-09-28 | 1984-09-24 | Elektrisch loeschbare und programmierbare nichtfluechtige halbleiterspeicheranordnung mit zwei gate-elektroden. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179561A JPS6072276A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072276A true JPS6072276A (ja) | 1985-04-24 |
Family
ID=16067881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179561A Pending JPS6072276A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072276A (ja) |
-
1983
- 1983-09-28 JP JP58179561A patent/JPS6072276A/ja active Pending
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