JPS6072302A - 半導体スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、電界効果トランジスタ（以下ＦＦｔＴと略
称する）を制御素子として用いた半導隼スイッチの性能
向上に関するものである。

［従来技術］　□： 第１図・に、半導体１基板にＦＥＴ　、マイクロストリ
ップ線路を構成し：て成る半導体スイッチの従来例を示
す。ここでは□簡単のために、単極単板′イツチ（８Ｐ
ＳＴスイ□ツチ）を用いて説明す机図中（１）は半導体
基板しく２）はＦ　Ｂ　Ｔ　、　＋３１はＦＢＴのソー
ス電極、（４）はＦＩＢＴのドレイン電極、（ｈ）は２
□１，０ゲー、門、　＋６）＆ｉ−ヵ、−４成オ、土工
９．７．。よ２８．見、フイｙ　−７−Ｚ　’Ｋｍｌｔ
Ｊｉヶ接続するインダクタ、用脚路、（８）はゲート電
７＋５１にバイアス・電圧を印加するためのノ（イアス
回飴１゜（９）はソース電極（３）ｉよびドレイン′電
極（４）を直流的に接地電位とするバめのバイアス回路
２である。

これら、・バイアス回路１　＋８１　、ノくイアス回路
２（６）は設計中心周波数で１／４波長の長さを有する
ノくイアス用高インピータ）ンス線路（１〔、および・
くイアス用低イシビーダンλ線路ｆＩ＋１から成り、・
（イアス端子０からゲートバイ：アス電圧が供給され接
地端子（１１は接地される。

なお、半導体基板＋１１の裏面は全面メタライズされ、
マイクロストリップ線路の地導体が構成されている。

第２図は、第１図に示した半導体スイッチの動作説明の
図である。第２図（ａ）は、ゲート電極に。

ピンチオフ電圧を与えたスイッチＯＦＦ状態を、第２図
（ｂ）は、ゲート電極を、接地電圧としたスイッチＯＮ
状態を示す等何回路を表わしている。ここでバイアス回
路１（８）およびバイアス回路２（９）は設計中心周波
数で、マイクロ波に対し、高インピーダンスを程し、マ
イクロ波回路に影響を与えないよう構成されているため
、第２図では図示を省略した。第２図（ａ）に示すよう
に、ゲートバイアス′亀圧をピンチオフ状態にすると、
ドレイン・ソース間は９等価容量（ＯＦｚＴ）を有する
キャパシタとなる。ここで、ドレイン・ソース間は、電
気長θＬのインダクタ用線路（力で接続されているため
概要ｚ■。

ｚＬ：　インダクタ用線路（７）の特性インピーダンス
の値を有するインダクタで接続されている。そこで、第
（１１式のＬと、ドレイン・ソース間各量”ＦＫＴが、
設計中心周波数で並列共振するようにインダクタ用線路
（７）を構成すれば、第２図（ａ）の等何回路で示され
るマイクロ波回路は、入射電波のほとんどを反射し、高
アイソレーシヨン状態を実現するようになる。

一方、第２図（ｂ）のように、ゲートバイアス電圧を接
地電位とすると、ドレイン・ソース間は、抵抗、（ＣＦ
ＥＴ）成分を呈するようになる。このとき。

インダクタ用線路（７）は、ドレイン・ソース間がほぼ
同電位となるため、インダクタ線路（７）両端で同相励
振され、インダクタ用線路（７）の中間が電気壁となる
。したがって、この′電気長θＬを有するインダクタ用
線路（７）は、電気長０Ｌ／　の先端開放すセブタンス
をソース電極（３）、ドレイン電極（４）に接続したと
等価な影響を与える。一般にθＬは電気長、９０°以下
となるから上記サセプタンス値はＢＬ＝　ｔａｎ（Ｌ／
２）　−−−−＝−−−−−（２１Ｌ で与えられ、容量性サセプタンスとなる。これを第２図
（ｂ）ではキャパシタンスＯＬで表わす。

ココテ、θＬが十分短かく、容量性サセプタンス値ＢＬ
が、小さいならば、第２図（ｂ）において、主線路（６
）を伝搬するマイクロ波に与える影響は少ないが、ＣＦ
ＥＴが小さく高アイソレーションを得るために大きいＬ
が必要な場合はθＬが長くなり、スイッチＯＮ状態の反
射増大、損失増加を招くという欠点があった。

「発明の概要」 この発明はかかる欠点を改善する目的でなされたもので
、ＦＥＴゲート′電極にリアクタンス負荷を接続し、ス
イッチＯＮ状態の反射低減、損失低減を図った半導体ス
イッチを提案するものである。

［発明の実施例］ 第３図にこの発明の実施例を示す。

従来の半導体スイッチに比べ、ゲート電極（５）に。

整合用線路Ｉが接続されている点が異なっている。

第３図に示した実施例の動作説明は第４図を用いて行な
う。

第４図（ａ）はゲートバイアス電圧をピンチオフ電圧に
したスイッチＯＦＦ状態の等何回路を示す。

Ｆ］ｉｉＴのドレイン・ソース間容駄ＣＦＥＴは、　Ｆ
Ｆ！Ｔの中心に位置するゲート電極で分割して考えると
第４図（、）のようにドレイン、ゲート間、ソース・ゲ
ートＶ容量をそれぞ一′・２０ＦＥＴと見なすことがで
きる。

ここで、整合用マイクロストリップ線路Ｉの電気長θＭ
は１８０°以下９０°以上とし、誘導性サセプタンスＢ
Ｍをゲート電極に装荷する。

すなわちＢＭは ＢＭ＝−ｔａｎ（θＭ）・・・・・・・・・・・・・・
・・・・　＋３１Ｍ ｚＭ：整合用インダクタ線路＋１４１の特性インピーダ
ンス で与えられる。これを第４図（ａ）の等何回路ではイン
ダクタンスＩＩＭで示している。

この誘導性サセプタンスは、Ｆ’ＥＴのドレイン・ソー
ス間容量０ＦＥＴとインダクタ用線路（７）から成る並
列共振回路の閉ループ外に装荷されるため。

この共振回路に影響を与えない。

すなわち、整合用線路Ｉを装荷しても９本発明による半
導体スイッチでは、従来と同程度の高アイソレーション
と得ることができる。

これに対し、第４図（１））　Ｋ示すスイッチＯＮ状態
においては、インダクタ用線路（７）による容量性サセ
プタンスＢｌと整合用線路ｆ１４）による誘導性サセプ
タンスＢ、が並列に主線路に装荷される。

ここで、ＰＦ！Ｔのドレイン・ソース間抵抗ＲＰＥＴは
一般に数オーム以下と十分小さいため、整合用線路Ｉの
電気長θＭを適切に選定すれば、インダクタ用線路（７
）との間で並列共振状態を作ることができる。

すなわち、このときの整合用線路Ｉの電気長θＭは（２
）式、（３）式より で与えられる。

この状態では、スイッチＯＮ状態に主線路（６）に並列
装荷される不要なサセフリイスがなくなり。

反射特性の改善、損失低減を図ることができる。

ところで、上記説明では、この発明を単極単板スイッチ
（８ＰＳＴスイツチ）に適用した場合について説明した
が、単極多板ス會ツチ（ＳＰＭＴスイッチ）に使用でき
ることはいうまでもない。

さらに、単極多板スイッチ（ＳＰＤＴスイッチ）を組み
合わせて構成する移相器に使用しても良い。

［発明の効果］ この発明は以上説明したとおり、Ｆｌ！ｉＴゲート電極
に、誘導性リアクタンスを呈するマイクロストリップ線
路を接続することによりスイッチ９７Ｆ状態の高アイソ
レーションには影響を与えずスイッチＯＮ状態の反射を
抑さえ、損失の低減を図ることができる。

【図面の簡単な説明】

第１図は、従来の単極単板スイッチの構成を示す図、第
２図は、第１図の動作説明図、第３図は。 この発明の半導体スイッチの一実施例を示す図。 第４図は、第３図の動作説明図である。 図中、（１）は半一体基版、（２）はＦ　ＩＣＴ　、　
（３１はソース電極、（４）はドレイン電極、（５）は
ゲート−極、（６）は主線路、（７）はインダクタ用線
路、（８）はバイアス回路１．＋９１はバイアス回路２
．（１１はバイテス用高インピーダンス線路、αυはバ
イアス用低イ□ンヒーダンス線路、α擾はバイアス端子
、Ｑｌは接一端子。 α荀は整合用線路である。 なお９図中、同一あるいは相当部分には同一符号を付し
て示しである。 代理人大岩増雄 第１図 Ｉ３ 第２序 （α） 第４図 （０Ｌ）

Claims (1)

【特許請求の範囲】
1. 半導体基板に構成した電界効界トランジスタのドレイン
   電極、ソース電極にそれぞれ同一の半導体基板に構成し
   たマイクロス）　ＩＪツブ線路を接続して入出力線路と
   し、かつ、上記電界効果トランジスタのドレイン・ソー
   ス電極間を同じく同一の半導体基板に構成したマイクロ
   ストリップ線路で接続し、さらに、上記電界効果トラン
   ジスタのゲート電極にバイアス′亀圧を印加するための
   バイアス回路を設けて成る半導体スイッチにおいて、上
   記ゲート電極に電界効果トランジスタと同一の基板に構
   成したマイクロストリップ線路で成るリアクタンス負荷
   を接続したことを特徴とする半導体スイッチ。