JPS63197101A - マイクロ波半導体スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は入射電波の伝搬径路を切り換えるマイクロ波
半導体スイッチに関するものである。

〔従来の技術〕

第２図は例えば特願昭６０−２３８１３８号に示された
従来のマイクロ波半導体スイッチの構造の一例を示す図
である。

（１）は半導体基板、１２）はこの半導体基板の裏面に
設けられた地導体、（３）はｗＪｌの入出力線路、（４
）は第２の入出力線路、１５）Ｆｉ＠３０入出力蝉路で
ありマイクロストリップ纏絡構造となっている。

１６）は第１の電界効果トランジスタ（以下第１のＦＥ
Ｔと略称する）、＋７１は＠１のＰＥＴのドレイン電極
、（８）は第１のＦＩＣＴのソース電極、（９）は第１
のＰＩでのゲート電極である。第１のＦＢＴのドレイン
電極（））は＠１０入出力勝路（３）と第２の入出力線
路１４）の接続点α１に接続され、第１のＦＥＴのソー
ス電極１８１は第３の入出力線路（５）に接続される。

一方、　ａｎは第２の電界効果トランジスタ（以下第２
のＦＩＩｔＴと略称する］、α２は第２のＦＩＴのドレ
イン電極、αｊは第２のＦ’ＫＴのソース電極。

０４は第２のＦＥＴのゲート電極である。

第２のＦＥＴのドレイン電極ａＳは上記接続点αＱから
概略＆波長の位置の第２の入出力線路（４）に接続され
、第２のＦＥＴのソース電極輪は地導体（２）に接地さ
れる。との第２図の構成では、パイ７ホールＯ９を介し
て接地した例を示している。

さらに、第１のＦＺＴのゲート電極（９）、および第２
のＰＥＴのゲートｆＫ極ａ４には、それぞれマイクロス
トリップ線路より成るバイアス回路ａｅを介して第１の
バイアス端子ａηおよび第２のバイアス端子部からバイ
アス電圧が印加される。バイアス回路Ｑｅは４波長の長
さを有するバイアス用高インピーダンス線路（１ｇ、同
じく４波長の長さを有するバイアス用低インピーダンス
台路■およびバイアス用高インピーダンス線路ａ！ｉと
バイアス用低インピーダンス線路（至）の接続点と第１
のバイアス端子αＤ、第２のバイアス端子０８それぞれ
を結ぶバイアス端子接続線路１２１１とから成る。また
、第１のＦＩＴのドレイン電極（７）および第２のＦｌ
ｌｉＴのドレイン電極ａ３を直流的に接地電位とするた
めに４波長の長さの第１の接地用高インピーダンス線路
＠の一端を第２の入出力線路（４）Ｋ接続し、他の一端
をバイアホール（１Ｂに接続している。同様に第１のＦ
ＥＴのソース電極１８）を直流的に接地電位とするため
に。

１４波長の長さを有する第２の接地用高インピーダンス
線路（至）の一端を第３の入出力線路（５）に接続し、
他の一端をパイ７ホールｔｔＳに接続している。

さらに図中＠、（至）、■はそれぞれ第１．第２．第３
の入出力端子を示している。

次に動作について説明する。

第３図は、第２図に示した従来のマイクロ波半導体スイ
ッチの動作説明をするための等価回路図である。この第
３図を用いて行なう動作説明においては、まず、第１の
入出力端子Ｑ４から低電力レベルのマイクロ波が入射し
た場合、ついで数Ｗ程度の大電力レベルのマイクロ波が
入射した場合に分けて動作説明を行なう。

まず、第１の入出力端子（ハ）から低電力レベルのマイ
クロ波が入射し第２の入出力端子器へ低損失で伝搬して
いくスイッチ状態を考える。これを便宜上受信状態と称
す。

この状態においては、＠雪、第２のバイアス端子！＋７
１．　ａｓにはＦＥＴのピンチオフ電圧ｖｐ　　より小
さい負のバイアス電圧ＶＢ工Ａ８が印加され＠１．第２
のＦ　Ｅ　Ｔ　＋６１．　Ｑｌｌｉ：ｉ高インピーダン
スを呈する。

そのため、接続点＋１（Ｉから第３の入出力端子■側を
見たインピーダンスは高くなシ、第１の入出力端子Ｑ４
から入射したマイクロ波は第１の入出力線路（３）から
第２の入出力線路１４）へ伝搬する。さらに。

第２の入出力線路（４）へ並列に接続された第２のＦＥ
ＴＣｌ１１も高インピーダンスを呈するため伝搬するマ
イクロ波への影響は少ない。

また、第１のＦ　Ｋ　Ｔ　１６１および第２のＦ　Ｅ　
Ｔ　（１１）の間隔は約４波長に設定しているため微少
反射は互いに打ち消し合い、設計中心周波数においては
。

低反射・低損失な性能となる。

つぎに、第１の入出力端子（至）から大電力レベルのマ
イクロ波が入射した場合を考える。この場合。

第３の入出力端子（至）へ低損失でマイクロ波が伝搬し
、第２の入出力端子（ハ）側へは遮断となるスイッチ状
態である。

この状態を便宜上、送信状態と称す。

この状態においては、第１．第２のバイアス端子ａη、
ｆｉｌＫｍは接地電位忙等しいＯｖのゲートバイアス電
圧が印加され第１．第２のＩＦ　ｆｆｉ　Ｔ　（１６１
，１Ｊｎｌｆｉ低インピーダンスを呈する。ここで、第
１の入出力線路（３）と第２の入出力線路（４）の接続
点Ｑｌと第２のＦ　Ｋ　Ｔ　（Ｉｌｌの間隔は約４波長
に設定しているため。

接続点ａ１から第２の入出力端子（ハ）側を見たインピ
ーダンスは開放状態に近い高インピーダンスとなる。一
方第１のＦ　Ｂ　？　＋６１は低インピーダンスとなる
ため接続点α１から第３の入出力端子（至）側を見たイ
ンピーダンスは第３の入出力線路（５）の特性インピー
ダンス（これは負荷インピーダンスに等しい〕となる。

したがって第１の入出力端子＠から入射した大電力レベ
ルのマイクロ波は、第１の大め力線路（３）、第１のＦ
　Ｋ　Ｔ　１６１を通過し、第３の入出力線路を伝搬し
て第３の入出力端子（イ）へ現われる。

この状態において尖頭電力Ｐワットのマイクロ波が入射
した場合を考える。このとき、第１および第２のＰ　Ｋ
　Ｔ　＋６１．　（１１）に流れる尖頭Ｒ’ＩＰ電流工
は等しく９次の（１）式で与えられる。

２Ｚ、＋　Ｒｄｓ ここでｚＯは電源インピーダンスｍ　Ｒｄｓは第１およ
び第２のＦ’　Ｅ　Ｔ　＋６１．　（Ｉｌｌのドレイン
ソース間抵抗である。

例えば入力尖頭電力として５　Ｗ、　　Ｚｏ　＝　５０
Ω。

Ｒｄｓ　＝　２．５０とすると（１）式より尖頭Ｒ１電
流工は約０．４３Ａ、第１および第２のＦ　Ｅ　Ｔ　＋
６１．αＢのドレイン・ソース電極間に加わる尖頭ＲＦ
電圧は約１．１ｖとなる。このとき、ゲート・ドレイン
およびゲート−ソース電極間に加わる尖頭ＲＦ電圧は０
．５５’Ｖとなる。これは、ゲートに順方向の整流電流
が流れはじめるピルトレン電圧に近（、−８が大きくな
った場合には大きな順方向電流がゲートに流れ、ＦＥＴ
を破損するという恐れかめる。

この現象を第４図、第５図を用いて説明する。

第４図はスイッチに用いるＦｌｆｆｌ’ｌ”の断面構造
を示す図である。

図中、鰭はソース電極、（至）はゲート電極、（イ）は
ドレイン電極、ｃ３Ｇは活性層、ｃ（１１はバッファ層
、■け空乏層、＠はインダクタであり直流的に上記電極
を接地しＲＩＦ的には高インピーダンスを呈する役目を
持つ。今マイクセ波が入射しソース電極（イ）とドレイ
ン電極（至）間に図中矢印で示すＲ？電流工ｄ６が流れ
たとする。

このときのドレインリソース間の電圧ＶｅＬｓと。

工ｄｓの関係は第５図に示すようＫ　”Ｉｌａが約±１
．ＯＶまではほぼ直線的な関係を示し、それ以上ではＩ
ｄｓが飽和しｔ　Ｂ４ｅが増加する。まｔ、　ｙｄ８が
約±１．Ｏｖまではゲートの整流電流（工ｇ）が流れな
いが、この電圧を越えると急激に大きな整流電流が流れ
る。これは、ゲート電極（至）が、ドレイン電極（至）
、ソース電極−の中間に位置しているため。

ゲート電極■とドレイン電極−，ソース電極鰭間にＶｄ
ａの／の電圧差が生じ、これによりゲート電極（至）か
らドレイン電極（２）間またはゲート電極（至）からド
レイン電極器間にゲート電流工ｇｄ、工ｇ８　が流れる
ためてるる。

〔発明が解決しようとする問題点〕

従来のマイクロ波半導体スイッチは以上のように構成さ
れているので、許容入力電力を太き（するにはＸ６ａａ
　　を太き（シ、かつＦＫＴのゲート幅を拡大してドレ
イン・ソース間の抵抗ＲｄＢを小さくする必要がめる。

そうすると、　　ＩＦ１！！Ｔが大きくなり、第２の入
出力線路（４）と接地点までの距離が長くなるため短絡
状態が得られなくなり送信状態において十分なアイソレ
ーションが得られなくなる。そのため受信用増幅器など
が接続される第２の入出力端子（至）へ大電力が漏れ込
み受信用増幅器を破損する問題があった。

また、Ｆ］ＩｔＴのゲート幅を拡大するとピンチオフ状
態におけるＩＰｌｅＴのドレイン・ソース間容量ＣａＳ
が増大し、ピンチオフ電圧がバイアス電圧として印加さ
れた場合においてもＦｌ！ｉＴが十分大きなインピーダ
ンスとならない。そのため受信状態においてスイッチの
損失が増大し、かつ、アイソレーションが減少するとい
う問題がめった。

この発明は上記のような問題点を解消するためになされ
たものでマイクロ波半導体スイッチの大電力化と低損失
、高アイソレーシヨン化を目的とする。

〔問題点を解決するための手段〕

この発明に係るマイクロ波半導体スイッチは。

第１．第３の入出力線路に直列に接続した第１の７１！
！’１’および第２の入出力線路に並列に接続した第２
のＩＰｌｅＴのそれぞれのドレイン電極とソース電極を
それぞれ同一形状のインダクタ用線路で接続したもので
ある。

〔作用〕

この発明におけるマイクロ波半導体スイッチでは、ゲー
ト幅を大きくし低インピーダンスとなったＦＩＴを用い
た場合でも、ドレイン・ソース間に接続するインダクタ
用線路とＦＥＴ容量が並列共振するため、受信状態スイ
ッチにおいて、低損失、高アイソレーシヨン性能を得る
ことができる。

〔実施例〕

以下この発明の一実施例を図について説明する。

第１図は、この発明の一実施例の構造を示した図である
。

第１ノ？ＩｎＴ１６１および＠２のＦＥＴ（ｌｌｌｔ’
ｉゲート幅を広（するため折り曲げて配置した形状の第
１および第２のＩＦＩＴのゲート電極＋９１．　ｒ１４
を持ち。

第１の１ＦＥＴのドレイン電極（７）、第１のＰＥＴの
ソース電極１８）間には第１のインダクタ線路鰭が。

また第２のＩＦＫＴのドレイン電極α汎第２のＰＥＴの
ソース電極ａ３間には第２のインダクタ線路（至）が接
続されている。

また、第１のＰ　Ｋ　Ｔ　＋６１については折り曲げ形
状のゲート電極の長手方向に対し、斜交する角度を持っ
て、それぞれ第１の入出力線路（３）、第２の入出力線
路１４）が接続点四で接続され、同じ（接続点特におい
て第１のＰＥＴのドレイン電極（〕）が接続される。一
方、第２のＦＩＴ（ＩＩＩＫついては、折り曲げ形状の
ゲート電極の長手方向に対し互いに逆方向から斜交する
角度を持った第２の入出力線路１４）と第２のＦＥＴの
ドレイン電極ｄが上記接続点ａ１から概略４波長の位置
で接続される。

さらに、第１のＩＰＥＴのゲート電極（９）、第２のＦ
ｌ！！Ｔのゲート電極α４には、それぞれ第１のバイア
ス抵抗（至）、第２のバイアス抵抗ωの一端が接続され
る。

これらバイアス抵抗の抵抗値は半導体基板に成長あるい
は注入した活性層のキャリア濃度、厚み。

面積を適切に選定することにより数にΩに設定する。ま
た、上記第１および第２のノくイアス抵抗（至）。

（至）の他の一端は半導体基板上に構成したキヤ、（シ
タａｎの一方の電極に接続され、さらにこの電極と共通
バイアス端子（至）とを接続するノくイアス用線路（至
）が設けられる。上記キヤ、（シタｔ３１１の他の一方
の電極はパイ７ホール１１９に接続され接地されている
。

次にこの発明の作用、動作説明を行なう。

まず、送信状態では、共通）（イアス端子を接地電位（
Ｏｖ）にする。

第１およびｗＩ２のＰ　ＩＦ：　Ｔ　１６＋、σ９のド
レイン・ソース電極はそれぞれ直流的に導通しているた
め。

バイアホールα９により、ともに直流的に接地電位とな
り、ＩＰＥＴのドレイン書ソース間は低インピーダンス
を呈するつ入力電力レベルとに５Ｗ程度を考える。前述
のように０．５ｖ近いＲＦ雷電流流れるためＰＩ！！Ｔ
のｍａｓｓ　　を大ききする目的で折り曲げ形ゲートを
採用し総ゲート幅を０．２〜０．３ｍに拡大しである。

これによりＰＥＴの面積が大きくなるため、第２のＰＫ
ＴＯｌｌのバイアホールａりまでの距離が極力短かくな
るよう、第２の入出力線路（４）に斜文部を設け、この
斜交部に形成されるコーナ部に第２のＩＰＥＴのドレイ
ン電極ａｚを接続した。

また、この構造は第２の入出力線路（４）を流れるＲＦ
電流の進行方向に第２のＦ　Ｅ　Ｔ　［１１＋があるた
めＲ？雷電流、第２のＰＫＴＯｌｌの影響を強くうけ。

第２のＦ　Ｅ　Ｔ　＋Ｉｌｌのドレイン・ソース間が低
インピーダンスでかつソース電極が接地されているため
大きな反射を生じ高アイソレーションが得られる。

この構成により総ゲート長約０．３ｎ＋のＦＥＴでＸ帯
において１８　ｄＢ　以上の高アイソレーションが得ら
れる。

まに、大電力入射時に流れるゲート整流電流はゲート電
極に接続された第１のバイアス抵抗（至）。

第２のバイアス抵抗（至）により負の電圧が生じるため
増加を抑さえることができ、ＦＩＴの破損、劣化を防ぐ
ことができる。

例えば入射電力５Ｗの場合ゲートのＲＦ電圧は約０．５
５　Ｖになる。バイアス抵抗を挿入しない従来の構成で
は整流電流として１００　ＭＡ流れるとすると、バイア
ス抵抗として３にΩの抵抗を用いた場合ゲート電圧は約
０．３　Ｖ下がり整流電流を１００μＡ以下に下げる方
向に抵抗が作用する。

さらに、従来の分布定数回路で構成したバイアス回路忙
比較し抵抗およびキャパシタＧｉｌで構成したバイアス
回路は占有面積を小さくでき、チップを小形にできる利
点がある。

次に受信状態では、共通バイアス端子υより第１１第２
のバイアス用抵抗−，（至）を介し、第１および第２の
ＩＰＥＴのゲート電極＋９１．　（１４１にピンチオフ
電圧以下のバイアス電圧が印加される。

この状態ではＦＩＴのドレイン嗜ソース間インピーダン
ス間容量性を示すが総ゲート幅が大きいため、ドレイン
・ソース間容量も大きくなる。

第１および第２のＦ　］！ｉ　Ｔ　ｔｅｌ、　０１１の
ドレイン・ソース間に接続された第１および第２のイン
ダクタ用線路は、このドレイン・ソース間容量と並列共
振する長さに設定しであるため、ドレイン・ソース司は
高インピーダンスを呈する。

そのため、受信状態では第１の入出力端子（財）から入
射した低電力レベルのマイクロ波は、第１のＦ　Ｅ　Ｔ
　１６１ついで第２のＩＰＩＩ：ＴＱＩＩの影響をわず
かしか受けずに第２の入出力端子＋２！９に現われ、低
損失性能が得られる。

上記実施例においては第１．第２のＦＩＣＴのゲート電
極＋９１．　（１４１の長手方向に対し、斜交する角度
で対象に入出力線路を配置する構成を採用しているため
、第１および第２のＩＦＩＩｉＴＩ６１．ｇυを近接に
配置することができる。これにより１つのキャパシタｃ
３Ｄを共通のＲＦ接地とに使え、かつ、１つのバイアス
端子を共通に使うことができるためチップの小形化、外
部バイアス配線回路の簡易化に効果がある。

さらに上記構成を採用しているため第１および第２のＦ
　Ｉｎ　Ｔ　＋７１．　（１２の電極形状およびこれら
Ｆｌｆｆｌ’に接続する第１および第２のインダクタ用
線路■。

（至）の形状をそれぞれ等しくすることができる。

これにより、同一特性のｌＦＥＴを直列接続用？！１ｊ
Ｔ、並列接続用ＩＰＩＩ！Ｔに用いることができるため
スイッチ用Ｆ１１ｔＴおよびスイッチ開発に要する費用
１期間、製造時の検査工程を短縮できる。

〔発明の効果〕

以上のように、この発明によれば、送信状態において大
電力入射時の高アイソレーシヨン化。

７１！！Ｔの劣化、破損を防ぐことができ、また、受信
状態においては低損失な性能を得ることができる。

【図面の簡単な説明】

第１図はこの発明の実施例によるマイクロ波半導体スイ
ッチの構造を示し、（ａ）は平面図、（ｂ）は正面図、
第２図は従来のマイクロ波半導体スイッチの構造を示し
、（ａ）は平面図、（ｂ）は正面図、第３図は第２図の
等価回路図、第４図はスイッチ送信状態のＩＰ］ｎ丁の
断面図、＠５図はｗＪ４図に示したＩＰＥＴに流れる電
流とＦＩＴに加わる電圧との関係を示す特性図である。 図中（１）は半導体基板、　（２１Ｆｉ地導体、　［３
１＃′ｉ第１の入出力＠賂、１４）は第２の入出力線路
、（５）は第３の入出力線路、（Ｇ１は第１の電界効果
トランジスタ。 （７１は第１の電界効果トランジスタのドレイン電極。 １８）は第ｔの電界効果トランジスタのソース電極。 １９＋　１ｄ第１の電界効果トランジスタのゲート電極
。 （ｌｌｌｄ接続点、　ａｌ）は第２の電界効果トランジ
スタ。 ｆｉ３Ｆｉ第３Ｆｉ界効果トランジスタのドレイン電極
。 ａ１１ｒｉ第２の電界効果トランジスタのソース電極。 ａ４１Ｆｉ第２の電界効果トランジスタのゲート電極。 ０りはバイアホール、＠は第曾の入出力端子、（至）は
第２の入出力端子、■は第３の入出力端子、＠は第１の
インダクタ用線路、いは第２のインダクタ用線路、器は
第１のバイアス抵抗、（至）は第２のバイアス抵抗、　
（（１１はキャパシタ、ωはバイアス端子。 Ｉｓ３はバイアス用線路でおる。 なお図中、同一符号は同−又は相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）半導体基板に第１、第２の電界効果トランジスタ
   、マイクロストリップ線路からなる第１、第２、第３の
   ３つの入出力線路インダクタ、キャパシタ、抵抗からな
   る回路素子を一体形成し、第１１および第２の入出力線
   路の接続点の近傍において、上記接続点と第３の入出力
   線路とに直列に上記第１の電界効果トランジスタのドレ
   イン電極とソース電極を接続し、かつ上記接続点から概
   略１／４波長の距離の第２の入出力線路の位置において
   、上記第２の入出力線路に並列に、ソース電極を接地し
   た第２の電界効果トランジスタのドレイン電極を接続し
   上記電界効果トランジスタのドレイン電極、ソース電極
   を直流的に同電位とし、ゲート電極に印加するバイアス
   電圧を変えることによりマイクロストリップ線路を伝搬
   するマイクロ波の伝搬往路を上記第１の入出力線路から
   上記第２の入出力線路へまたは、上記第１の入出力線路
   から上記第３の入出力線路へと切り換えるマイクロ波半
   導体スイッチにおいて、上記第１、および第２の電界効
   果トランジスタそれぞれのドレイン電極とソース電極を
   それぞれ第１および第２のインダクタ用線路で接続した
   ことを特徴とするマイクロ波半導体スイッチ。
2. （２）第１の電界効果トランジスタのゲート電極長手方
   向に対し第１および第２の入出力線路を斜交して第１の
   電界効果トランジスタのドレイン電極に接続し、ゲート
   電極長手方向に対しくさび形に切り込みを有する線路形
   状とし、かつ第２の電界効果トランジスタのゲート電極
   長手方向に対し互いに逆方向から第２の入出力ｌ路を斜
   交して第２の電界効果トランジスタのドレイン電極に接
   続し、ゲート電極長手方向に対しくさび形に切り込みを
   有する線路形状としたととを特徴とする特許請求の範囲
   第１項記載のマイクロ波半導体スイッチ。
3. （３）第１の電界効果トランジスタの電極形状と第２の
   電界効果トランジスタの電極形状を等しくし、かつ第１
   の電界効果トランジスタのドレイン電極とソース電極を
   接続する第１のインダクタ用線路と、第２の電界効果ト
   ランジスタのドレイン電極とソース電極を接続する第２
   のインダクタ用線路の形状を等しくしたことを特徴とす
   る特許請求の範囲第１項記載のマイクロ波半導体スイッ
   チ。
4. （４）第１および第２の電界効果トランジスタのそれぞ
   れのゲート電極に第１および第２のバイアス抵抗の一端
   を接続し、上記第１および第２のバイアス抵抗の他端に
   は、一方の電極を接地したキャパシタの他の一方の電極
   を接続し、上記電極には、さらにバイアス端子を備えた
   バイアス用線路を接続したことを特徴とする特許請求の
   範囲第１項記載のマイクロ波半導体スイッチ。