JPS6072372A - 画信号供給装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ファクシミＩＪ装置の符号化圧縮装置のよ
うに８２４７分の画信号を必要とする画信号処理装置へ
画信号を供給するための両信号供給装置の改良に関する
ものである。

〔発明の技術的背景〕

従来の８２４７分の画信号を必要とする画信号処理装置
Ｊへ両信号を供給するための両信号供給装置は、Ｎ個以
上の画（１蓄積用のラインメそすを有していた。

第１図ｔＪ１、Ｎ２３と１．７たときのラインメモリの
状態遷移図である。画信号処理に使用する３ライン分の
画信号を、３個のラインメモリから読み出し、この間に
他の１個のラインメモリへ次の画信号を亡き込む。

第１邸１の状態Ａは、３個のラインメモリ＋１〜ｆｐ３
から３ライン分の画信号を読み出し、同時にラインメモ
リ＋４へ次の両信号を書き込んでいることを示す。この
ようにして、両信号の読み出しと鱒き込みとが終了する
と、状態Ｊ３へ移シ、３個のラインメモリ＋２〜≠４か
ら３ライン分の画信号をｎみ出ｔ／、同時にラインメモ
リ÷１へ次の画信号を哲き込む。以降、状態Ｃ，Ｄ、　
Ａ、　Ｂ、　Ｃ，Ｄ・・・と状態を遷移させる。

第２図は、上記のように［７て両信号を供給する両信号
供給装置を示す。

第１図の状１１Ａにおいては、ラインメモリ制御部１は
、アドレスセレク）　＋ｌｉ１１２　ａ　−１，２ｂ　
ｅ１２ｅにより、３個のラインメモリ４ａｙ４ｂ＋４　
ｃと３個のアドレスセレクタ５ａ、５ｂ、５ｃとが読み
出し動作となるように切換え、アドレスセレクト線１２
ｄによシ、ラインメモリ４ｄとアドレスセレクタ５ｄと
が書き込み動作となるように切換える。また、ラインメ
モリ制御部１は、読出クロック線９を介して読出アドレ
ス発生部２へ読出クロックを与え、書込クロック線７を
介して書込アドレス発生部、３へ書込クロックを与える
。

この結果、ラインメモリ４ａ、４ｂ、４ｃには、夫々メ
モリアドレス線１１　ａ、　１　ｌ　ｂ、　１１　ｅ　
から読出アドレス発生部２で発生されたアドレスがアド
レスセレクタ５ａ、５ｂ、５ｃを介して与えられる。そ
こで、ラインメモリ４ａ、４ｂ、４ｃからは、読出アド
レス発生部２にて発生されたアドレスに対応して、格納
さｎていた両信号が、画信号処理装置６へ出力さ扛る。

一方、ラインメモリ４ｄには、メモリアドレス線ｌｉｄ
から、書込アドレス発生部３で発生されたアドレスがア
ドレスセレクタ５ｄを介して与えられる。このとき、ラ
インメモリ制御部１は書込タイミング線１３ｄを介して
ラインメモリ４ｄへ書込パルスを与える。

これにより、ラインメモリ４ｄの書込アドレス発生部３
にて発生されたアドレスへ、画信号入力線１４を介して
入力した画信号が書き込まれる。

このようにして、ラインメモリ制御部１から、書込クロ
ック線７を介して書込クロ、りが出力され、読出クロッ
ク線９を介して読出クロックが出力され、順次にアドレ
スが歩進されて、ラインメモ！Ｊ　４ａ、４ｂ、４ｃ内
の画信号が全て、読み出され、ラインメモリ４ｄの全ア
ドレスへ新らたな画信号が書き込壕れると、書込アドレ
ス発生部３は書込終了線８を介して書込終了信号を出力
し、読出アドレス発生部２は読出終了線１０を介して読
出終了信号を出力する。これら２つの動作終了信号を受
け取ると、ラインメモリ制御部１は、第１図の状態Ａか
ら状態Ｂへ状態を遷移させ、ラインメモリ４ｂ、４ｃ、
４ｄとアドレスセレクタ５ｂ。

５ｃ、５ｄとが読み出し動作となるように、アドレスセ
レクト線１２ｂ、１２ｃ、１２ｄの信号を　、切換え、
また、ラインメモリ４ａとアドレスセレクタ５ａとが書
き込み動作となるように、アドレスセレクト線１２ａの
信号を切換える。以下、同様に、ラインメモリ制御部１
は、第１図のサイクルで状態が遷移するように制御を行
なうものである。

〔背景技術の問題点〕

しかしながら、上記の両信号供給装置によると、画信号
を蓄積しておき、読み出すためのラインメモリがＮ個必
要でア抄、読み出しの間に入力される画信号を書き込ん
で蓄積するためのラインメモリが必要であった。このた
め、全ラインメモリの数はＮ個以上となシ、ラインメモ
リの周辺回路が増大し、構成が大型化、複雑化するとい
う欠点があった。

〔発明の目的〕

本発明は、上記のような従来の画信号供給装置の欠点に
鑑みなさ牡たもので、その目的は、ラインメモリの数を
減少させ、これにより周辺回路を減少させ、構成を小型
化、簡素化できる画信号供給装置を提供することである
。

〔発明の概要〕

そこで、本発明では、Ｎ２４７分の画信号を必要とする
両信号処理装置へ画信号を供給する両信号処理装置にお
いて、複数ライン分の画信号を記憶できるＮ以下でＭ個
の複数のラインメモリと、このＭ個のラインメモリの夫
々の１ライン分の領域から同時に両イｔｉ号を読み出す
読出手段と、上記、□個。、イ７２．り中多くよもや二
□個。、イ。

メモリ夫々の１ライン分の領域へ画信号を同時に７１き
込む書込手段と、上記読出手段による動作か上記書込手
段による動作かを選択する選択手段とを具備させ、上記
Ｍ個のラインメモリを続出モード！Ｅたは１１１．込モ
ー・ドとすることにより、上記目的を達成したものであ
る。

〔発明の実施例〕

第３図は、３ライン分（Ｎ＝３）の両信号を必要とする
画信号処理装置へ、２ライン分め画信号を記憶できる２
個（Ｍ＝２）のラインメモリを具備した画４３号供給装
置で画イδ号を供給する場合におけるラインメモリの状
態遷移を示す図である。

同図において、ラインメモリナ１０は、第１図における
ラインメモリΦ１．す３に対応し、ラインナ４に対応す
る。また、ラインメモリ＋１０の１ライン分の領域÷１
０Ｂは第１図におけるラインメモリナエに、同じく１ラ
イン分の領域◆１０ｂは第１図におけるラインメモリ＋
３に対応する。

ラインメモリナ２０の１ライン分の領域÷２０＆は第１
図におけるラインメモリ＋２に、同じく１ライン分の領
域＋２０ｂは第り図におけるラインメモリ＋４に対応す
る。

第３図の状態Ａは、ラインメモリΦ１０．＋２０の１ラ
イン分の領域÷１０ａ、÷１０ｂ、す２０ａから画信号
を読み出し、同時に１ラインメモリ＋２０の１ライン分
の領域＋２０ｂへ次の画信号を書き込んでいることを示
す。このようにして、画信号・の読み出しと書き込みと
が終了すると、状態すへ遷移し、ラインメモリ＋１０．
＋２０の１ライン分の領域す１０ｂ、＋２０ａ、＋２０
ｂから画信号を銃み出し、同時に、ラインメモリ＋１０
の１ライン分の領域÷１０ａへ次の画信号を書き込む。

以降、状態Ｃ，Ｄ、Ａ、Ｂ、Ｃ，Ｄ、・・・と状態を遷
移させる。

第４図は、上記のようにラインメモリの状態を遷移させ
て画信号を両信号処理装置へ供給する画信号処理装置の
プロ、り図であり、第５図は、本装置の動作タイミング
図である。

第４図において、４１１．４１ｂはラインメモリをボし
、夫々２ライン分の容量を有する。４２はラインメモリ
制御部を示し、ラインメモリ制御部４２は、ラインメモ
リ４１＆、４１ｂからデータライ／４３ａ、４３ｂを介
して画信号を受け取り、ラッチし、このうち磨製な画信
号を出力ライン４４　ａ、４４　ｂ、４４　ｃを介して
画信号処理装置４５へ出力する。

また、ラインメモリ制御部４２は、書込クロック線４６
を介して、第５νｌｂのような書込クロックｂを出力し
、読出クロック線４７を介して第５図ｄのような読出ク
ロックを出力する。４９は書込アドレス発生部を示し、
との書込アドレス発生部４９は書込クロック線４６ｅ介
して書込クロッｅｔａ込アドレスライン５０を介して出
力する。

５１は読出アドレス発生部を示し、との読出アドレス発
生部５１は、読出クロ、り線４７を介して読出クロ、り
を受け取ると、第５図ｆのような読出アドレスｆを読出
アドレスライン５２を介して出力する。５３はアドレス
セレクタを示し、アドレスセレクタ５３は、ラインメモ
リ制御部４ｚからアドレスセレクト線５４ｆ、介して出
力される第５図ｇのようなセレクト信号ｇを受け取り、
これがハイレベルのときには、読出アドレスライン５２
の設、出アドレスｆを選択して、アドレスライン５５へ
出力し、セレクト信号ｇがロウレベルのときに社、書込
アドレスライン５００書込アドレスｅを選択してアドレ
スライン５５へ出力する。

ラインメモリ４１ａ、４１ｂには、アドレスライン５５
によって書込アドレスまたは読出アドレスが与えられ、
アドレスセレクト線５４を介してセレクト信号ｇが与え
られ、また、最上位アドレス線５６ａ、５６ｂ金介して
最上位のアドレスがメモリ４１ａ、４１ｂには、ライン
メモリ制御部４２から■込タイミング線５７ａ、５７ｂ
を介して書込パルスが与えら扛、図示せぬ画信号送出源
から画信号送出源５８を介して画信号がシリアルに与え
られる。

ラインメモリ制御部４２は、ラインメモリ４１ａ。

４１ｂの１ライン分の領域の画信号の読み出し、または
、両信芸の店込みが終了する迄、最上位アドレス線５６
ａ、５６ｂを介して寿える最上位のアドレスを固定し、
その後このアドレスを変換または再び固定して、第３図
で説明し、た状態Ａ乃至吠卯りが実現できるように、ラ
インメモリ４１°ａ。

４１ｂを切６）ける。この場合、最上位のアドレスを変
換噴た社再び固定する時期は、書込アドレス発生部４９
から１＝込終了線５９を介して与えられる書込終了信号
及び読出アドレス発生部５１がら読出終了ｌ１Ｔ４６０
を介してん見られる読出終了信号ケ、ラインメモリ制御
部４２が受け取ったときである。また、ラインメモリ制
御部４２は、アドレスセレクト糾５４を介して出力［７
たセレクト信号がロウレベルのとき、ラインメモリ４１
１１．４１ｂの一方の１ライン分の領域へ画信号を書き
込むため、書込タイミング１ｐ５７ｇ、５７ｂの一方へ
笥５図すのような書込クロックｂのタイミングに同期し
て書込パルスを出、力する。ラインメモリ制御部４２は
、上記の書込終了信号及び読出終了信号を受け取ると、
書込タイミング線５７ａ、５７ｂのうち、それまで書込
パルスを出力していなかった書込タイミング線へ書込パ
ルスを出力するようにして、第３図で説明（７た状態Ａ
乃至状態りの書き込みが実現できるように制御する。

このように、本実施例では、２ライン分の画信号を記憶
できる２つのラインメモＪ４１ａ、４１ｂと、ラインメ
モリ制御部４２及び読出アドレス発生部５１からなる、
ラインメモリ４１ａ、４１ｂの夫々の１ライン分の領域
から同時に両信号を読み出す読出手段と、ラインメモリ
制御部４２及び書込アドレス発生部４９からなる、ライ
ンメモリ４１＆、４１ｂの夫々の１ライン分の領域の１
つの１ライン分の領域へ画信号を書き込む書込手段と、
上記読出手段による動作か書込手段によ不動作かを選枦
するアドレスセレクク５３及びラインメモリ制ｔ１１郁
４２からなる選択手段とにより、画信＋＋供給装置を構
成１７た。そして、選択手段としテ＋７”ｌ　ラインメ
モリ制御部４２が出力するセレクト信号ｇにより、ライ
ンメモリ４１　Ａ、４　ｌ　ｂを同時に読出モード咬た
は書込モード（書込モードでは、ラインメモリ４１＆、
、４１ｂが書込モードにおか１するが、一方のラインメ
モリの１ライン分の領域だけについて早ｌ込が行なわれ
る）とするのである。

以下、第４図、第５図を参照して動作を説明する。今、
ラインメモリ４１ａ、４１ｂを第３図のラインメモリー
＄１０，１２０に対応させ、ラインメモリ４１ａのアド
レスの半分より上位のアドレス（最上位アドレスが′１
′のアト°レス）の領域ヲラインメモリ≠１０の１ライ
ン分の領域＋１０＆に対応させ、ラインメモリ４１ａの
アドレスの半分より下位のアドレス（最上位アドレスが
１０′のア分の領域す１０ｂに対応させ、同様に、ライ
ンメモリ４１ｂのアドレスの半分より上位のアドレスの
領域をラインメモリナ２ｏの１ライン分の領域す２０ａ
に対応させ、ラインメモリ４１．　ｂのアドレスの半分
より下位のアドレスの領域をラインメモリ÷２０の１ラ
イン分の領域＝ｌＩ＝２０ｂに対応させる。

すると、第３図の状態ＡＫあっては、ラインメモリ制御
部４２は、最上位アドレス線５６　ａ、５６ｂへ、とも
に１１＃のアドレスな与え、読出クロック線４７を介し
て読出クロックｄのパルスｄ１を出力する。すると、続
出アドレス発生部５１Ｆｉ読出アドレスライン５２へ読
出アドレスｆのｆｌを出力する。次に、ラインメモリ制
御部４２は、書込クロック線４６を介して書込クロック
ｂのパルスｂ、を出力する。すると、引込アドレス発生
部４９は書込アドレスライン５０へｕ１込アドレスｅの
０１を出力する。上記パルスｂｌの立上りに同期して、
ラインメモリ制御部４２は、アドレスセレクト線５４ヘ
セレクト信号ｇをハイレベルとして出力する。

スライン５２の読出アドレスをアドレスライン５５へｔ
ｔ、ｌ力し、また、ラインメモリ４１〜４１ｂけ、読出
モードとされる。これによシ、ラインメモリ４１ａの卯
３図の１ライン分の領域＋１０ａに対応する電域と、ラ
インメモリ４１ｂの第３図の１ライン分の領域す２０ａ
に対応する領域とからは、画信号が出力され、夫々デー
タライン４３　＆、４３ｂを介し、てラインメモリ制御
部４２へ与えられる。

ラインメモリ制御部４２はこれを第５図Ｃのパルスｅ１
の立下シのタイミングでラッチ（第５図りの斜線熱で示
される）シ、更に、最上位アドレス線５６　ａ、５６　
ｂヘバルスＣ１の立上９のタイミングで０＃を出力する
。これにより、ラインメモリ４１ａ、４１ｂは読出モー
ドのま卓で、ラインメモリ４１ａの第３図の１ライン分
の領域す１０ｂに対応する領域と、ラインメモＱ　４　
ｌ　ｂの第３図の１ライン分の領域量２０ｂに対応する
領域とからは、画信号が出力され、夫々データライン４
３＆、４３ｂを介してラインメモリ制御部４２へ与えら
扛る。

ラインメモリ制御部４２は、こ、れを読出クロックｄの
パルスｄ、の立上りに同期してクツ１チ（第５図りの斜
線布で示さズしる）シ、上記で既にラッチしている画信
号から、第３図の状態Ａで読み出す画信号に相当する画
信号を抽出し、出力ライン４４ａ。

４４　ｂ、　４４　ｃを介して画信号処理装置４５へ出
力する。また、読出アドレス発生部５１は、読出クロッ
クｄのパルスｄｍｔ−受けて、読出アドレスライン５２
へ読出アドレスｆのｆ！を出力する。ラインメモリ制御
部４２は、読出クロックｄのパルスｄ２の立上りに同期
して、セレクト信号ｇをロウレベルとする。こｎによっ
て、ラインメモリ４１ａ。

４１ｂが書込モードとされるとともに、アドレスセレク
タ５３は書込アドレスライン５０の書込アドレスをアド
レスライン５５へ出力する。このため、ラインメモリ４
１ａ、４１ｂの夫々の第３図の１ライン分の領域Φ１０
ｂ、＋２０ｂに対応する領域に画信号の書き込みが可能
となるが、ラインメモリ制御部４２は、書込タイミング
線５７ｂへのみ、を込パルスヲ書込クロックｂのノくル
スｂ、に同期して与える。これにより、ラインメモリ４
１ｂの第３図の１ライン分の領域φ２０ｂ　に対応する
領域中のアドレスライン５５のアドレスへ、画信号入力
線５８を介して画信号が書き込まれる。

更に、書込クロ、りｂのパルスｂ、の立上シに同、　期
して、書込アドレス発生部４９ｉ通され、書込アドレス
ライン５０へ書込アドレスｅ（Ｄｅ２を出力する。また
、書込クロックｂのパルスｂ意の立上りに同期して、ラ
インメモリ制御部４２は、↓レフト信号ｇをハイレベル
とする。以下、前述のように、読出モード、書込モード
が繰り返される。

ラインメモリ４１ｇ、４１ｂの第３図の１２イン分の領
域す１０ａ、φ１０ｂ、す２０ａに対応する領域から、
全、。両信号が読み出さ。１，４ｙｌ−ｆ：ＩＪ　４　
ｌ　ｂの第３図の１ライン分の領域÷２０ｂに対応する
全領域に画信号が書き込まれると、夫々のとき、読出ア
ドレス発生部５１から社読出終了線６０を介して読出終
了信号が出力され、書込アドレス発生部４９からは書込
終了線　５９を介して書込終了信号が出力される。ライ
ンメモリ制御部４２は、この２つの信号を受け取り、第
３図の状態Ａの動作から状態Ｂ′の動作へ遷移する。即
ち、最上位アドレスＭ５６ａ、５６ｂへ出力するアドレ
スの与え方を変え、書込タイミング線５７ｍへ書込パル
スを与えるようにし、データライン４３　ａ、４３　ｂ
から与えられう、チする画信号中から３個の画信号を抽
出する抽出の仕方を変える。

以下、同様にして、第３図に示した状態Ｃ，Ｄ。

Ａ、Ｂ、　Ｃ，Ｄ、・・・と状態が遷移するように、動
作が繰シ返される。

このように、本実施例によｒば、第２図に示した従来の
画信号供給装置に比べ、ラインメモリの数を減少させた
ことにより、周辺回路が簡素化し、配線も簡素化した。

また、第５　図１　Ｂに示さ牡るタイミング！、第２図
の従来装置において、門み出しまたは書き込み氷なされ
七いたとすると、本実施例では第５図、ｂ以下に示され
るタイミングによって、ラインメモ、す４１ａ、４１ｂ
を時竺割でアクセスし、従来と全く同じサイクルで読み
出し、書き込みを行なうことができる。

尚、実施例においては、ラインメモリの数を２とし、夫
々の容侶−を、２ライン分としたが、８２４７分の１Ｖ
ｉｌｉ信号を必要とする画４を号処理装置へ、ラインメ
モリの数をＮ個以下の＄数個として画信号を与えるもの
であるならば、本発明の目的は達成できるものである。

更罠、ラインメモリから読み出した両信号を１部削除し
て両信号処理装置に与えるようにしたが、こｎに限られ
ることはない。

更に又、袢数のラインメモリ、例えば４個のラインメモ
リのうちの２個あるいけ３個のラインメモリ夫々の１ラ
イン分の領域へ画信号を同時に書き込むようにすること
もできる。

〔発明の効果〕

以上説明したように本発明によれけ、ラインメモリの数
ケ減少させる。ことによって、周辺回路を減少させ、構
成が小型でｐ＊な画信号供給装置を実現できるものであ
る。

【図面の簡単な説明】

卯：１図１は従来の両信号供給や置によるラインメモリ
のアクセス状態の遷移を示す図、第２図は従来の画信号
供給装置のプロ、り図、第３図は本発すのアクセス状態
の遷移金示す図、第４図は本発明の一実施例の画信号供
給装置のプロ、り図、第５図は第４図の画信号供給装置
の動作を説明するためのタイミング図である。 ４１ａ、４１ｂ・−・・・°ラインメモリ４２・・・・
・・ラインメモリ制御部 ４５・・・・・・画信号処理装置 ４９・・・・・・書込アドレス発生部 ５１・・・・・・読出アドレス発生部 ５３−・−・・・アドレスセレクタ 代理人　弁理士　則　近　憲　佑 ０１か１名） 第１図 第２図

Claims (3)

【特許請求の範囲】
1. （１）８２４７分の両信号を必要とする画信号処理装置
   へ両信号を供給するｉｉ！ｉ＋償−弓供給装置において
   、複数ライン分の画信号を記憶、できるＮ以下でＭ個の
   複数のラインメモリと、該Ｍ′個のラインメモリの夫々
   の１ライン分の領域から同時に両信号を読み出す読出手
   段と、前記Ｍ個のラインメモリ中の多くともＭ−１個の
   ２千ンメモリ夫々の１ライン分の領域へ両信号を餌時に
   書き込む書込手段と、前記読出手段による動作か前記書
   込手段による動作かを選択する選択手段とを具４ｎ：ｉ
   させ、前記Ｍ個のラインメモＩＪ　″ｅ読出モードｐた
   は寝込モードとすることを特徴とする画イｒ電（ロシイ
   艮（給装餠。
2. （２）２ライン分の両信号を記憶できるう□イジメモリ
   を２個設け、選択手段によって藺１出・手段による訝、
   出モードを２サイクル行なわせた後、書込手段による書
   込モードを１サイクル行なわせ、以降この動作を繰り返
   すことにより、３ライン分の画信号を画信号処理装置へ
   やＬ給することを特徴とする特許請求の範囲第α）項記
   載の画信号供給装置。
3. （３）読出手段によってＭ個のラインメモリの夫々の１
   ライン分の領域から同時１ｃ　％、ｈ出された画信号を
   そのまま、または、一部削除して画信号処理装置へ供給
   することを特徴とする特許請求の範囲第（１）項記載の
   画信号□供給装置。