JPS60735A - 電極の形成方法 - Google Patents
電極の形成方法Info
- Publication number
- JPS60735A JPS60735A JP58108375A JP10837583A JPS60735A JP S60735 A JPS60735 A JP S60735A JP 58108375 A JP58108375 A JP 58108375A JP 10837583 A JP10837583 A JP 10837583A JP S60735 A JPS60735 A JP S60735A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- electrode
- polycrystalline silicon
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発ＢＡは、ＭＯ８構造のトランジスタの電極や配線部
分に用いる多結晶半導体等による電極の形成方法に関し
、特にｔ極形成時の電極層のエツチングにおいて、テー
パエツチングを行なうようにした形成方法に関する。
分に用いる多結晶半導体等による電極の形成方法に関し
、特にｔ極形成時の電極層のエツチングにおいて、テー
パエツチングを行なうようにした形成方法に関する。
ＭＯ８ＦＥＴｋおいて、多結晶シリコンにょつて電極が
構成されるシリコンゲートは自己整合型であって、微細
化に適している。
構成されるシリコンゲートは自己整合型であって、微細
化に適している。
一方、微細化の手段としてはＶＬＳＩ製造工程で使用さ
れている反応性イオンエツチング（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｒｇ、 ＲＩＥ）装置が一般的に広
く用いられておシ、これは異方性による反応性イオンエ
ツチングである。
れている反応性イオンエツチング（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｒｇ、 ＲＩＥ）装置が一般的に広
く用いられておシ、これは異方性による反応性イオンエ
ツチングである。
第１図はＲＩＢによって形成された電極を示し、シリコ
ン基板１上にゲート酸化Ｍ２が形成され、その上に多結
晶シリコン３が形成されている。更に、多結晶シリコン
３にはパターニングされたレジスト４が付着され、レジ
スト４をマスクとしてＲＩＨによって異方性エツチング
されたものである。
ン基板１上にゲート酸化Ｍ２が形成され、その上に多結
晶シリコン３が形成されている。更に、多結晶シリコン
３にはパターニングされたレジスト４が付着され、レジ
スト４をマスクとしてＲＩＨによって異方性エツチング
されたものである。
これによって得られる側面は図のように垂直に起立して
おシ、微細化なトランジスタや配線が可能となる。しか
し、一方では第１図のｔａ極形成後に配線や！極を絶縁
するために表面にＣＶＤによる５ｉ０２やその他の絶縁
膜を堆積したとき、第２図に示すようにＳ Ｉ Ｃｈ
５ Ｋは多結晶シリコン電＆３の中間に凹部が形成され
てしまう。これは通常ステップカバレージが悪いと表現
され、このステップカバレージを改善するために、第３
図に示すように、最初に等方性エツチングによってシリ
コン基板またＳ ｉ ０２層ｌ。
おシ、微細化なトランジスタや配線が可能となる。しか
し、一方では第１図のｔａ極形成後に配線や！極を絶縁
するために表面にＣＶＤによる５ｉ０２やその他の絶縁
膜を堆積したとき、第２図に示すようにＳ Ｉ Ｃｈ
５ Ｋは多結晶シリコン電＆３の中間に凹部が形成され
てしまう。これは通常ステップカバレージが悪いと表現
され、このステップカバレージを改善するために、第３
図に示すように、最初に等方性エツチングによってシリ
コン基板またＳ ｉ ０２層ｌ。
上に形成した多結晶シリコン３の表面をテーバエツチン
グし、その後ＲＩＥによって垂直にエツチングを行なう
方法がある。
グし、その後ＲＩＥによって垂直にエツチングを行なう
方法がある。
しかしながら、レジスト４の直下では等方性エツチング
であるが、このレジスト４のために横方向へのエラチン
グレー）ｕ通常６０〜８０チと低下してしまい、そのた
めテーパ角は図のように横方向：縦方向が０．７：１．
０と小さくなシ、ステップカバレージはあまυ改善され
ない。
であるが、このレジスト４のために横方向へのエラチン
グレー）ｕ通常６０〜８０チと低下してしまい、そのた
めテーパ角は図のように横方向：縦方向が０．７：１．
０と小さくなシ、ステップカバレージはあまυ改善され
ない。
そこで本発明は、上記の問題点を改善するために成され
たものであシ、エツチングのテーパ角を制御するために
多結晶シリコン層等の電極層表面にエツチングレートの
早い層を設けることによって、電極形成後に堆積きれる
ｓ ｉ ｏ、等の絶縁膜のステップカバレージを改良し
、歩留しの向上を図る電極の形成方法に関する。
たものであシ、エツチングのテーパ角を制御するために
多結晶シリコン層等の電極層表面にエツチングレートの
早い層を設けることによって、電極形成後に堆積きれる
ｓ ｉ ｏ、等の絶縁膜のステップカバレージを改良し
、歩留しの向上を図る電極の形成方法に関する。
以下、本発明の実施例を第４図ａ乃至１＠４図ｆに示す
工程ごとの図によって説明する。
工程ごとの図によって説明する。
まず、シリコン基板或い／／１ｓｓｏ２ｙ＝ｘｏ上に多
結晶シリコン３をＣＶＤによって形成する。
結晶シリコン３をＣＶＤによって形成する。
そして、この多結晶シリコン３にドーズ量１×ｅ−２
１０側 、加速電圧６０ｋｅＶでリンまだはヒ素の不純
物をイオン注入し、表面に損傷層３０を形成する（第４
図ａ）。損傷層３０は後の工程でのテーパエツチングす
る層よシも浅く形成しておく。また、導入した不純物は
後にキャリアとして使われる。
物をイオン注入し、表面に損傷層３０を形成する（第４
図ａ）。損傷層３０は後の工程でのテーパエツチングす
る層よシも浅く形成しておく。また、導入した不純物は
後にキャリアとして使われる。
次に表面にレジスト４を付着して所定のパターニングを
行なう（第４図ｂ）。そして、レジスト４をマスクとし
て損傷層３０を等方性エツチングしく第４図Ｃ）、更に
続けて損傷層３０よシも深く、多結晶シリコン３の途中
まで等方性エツチングを行なう（第４図ｄ）。その後、
ＲＩＤによってシリコン基板またはＳ ｉ ＯｘＭｌｏ
まで異方性エツチングを行ない、垂直な側面を形成する
（第４図ｅ）。最後にレジスト４を除去して電極を得る
（第４図ｆ）。
行なう（第４図ｂ）。そして、レジスト４をマスクとし
て損傷層３０を等方性エツチングしく第４図Ｃ）、更に
続けて損傷層３０よシも深く、多結晶シリコン３の途中
まで等方性エツチングを行なう（第４図ｄ）。その後、
ＲＩＤによってシリコン基板またはＳ ｉ ＯｘＭｌｏ
まで異方性エツチングを行ない、垂直な側面を形成する
（第４図ｅ）。最後にレジスト４を除去して電極を得る
（第４図ｆ）。
次に本発明の原理について説明する。
いま、テーパエツチングの傾斜角を４５°とし、エツチ
ングレートの早い損傷層３０とエツチングレートの遅い
多結晶シリコン層３との下方向のエツチングレート比を
２コｌとしたとき、第４図すに示すように損傷層３０を
テーパエツチングするときは下方向を１．０とすると、
横方向には０．７のスピードでエツチングされる。
ングレートの早い損傷層３０とエツチングレートの遅い
多結晶シリコン層３との下方向のエツチングレート比を
２コｌとしたとき、第４図すに示すように損傷層３０を
テーパエツチングするときは下方向を１．０とすると、
横方向には０．７のスピードでエツチングされる。
次に、第４図ｃｉｃ示すように、多結晶シリコン３をテ
ーパエツチングするときには、下方向には０．５とスピ
ードが遅くなシ、横方向は前工程と同じ０．７のエツチ
ングレートを保っている。
ーパエツチングするときには、下方向には０．５とスピ
ードが遅くなシ、横方向は前工程と同じ０．７のエツチ
ングレートを保っている。
そのため、前半の損傷層３０のエツチングのときに遅れ
ていた横方向のエツチング蝕が、後半での多結晶シリコ
ン３をエツチングするときにカバーされ、多結晶シリコ
ン３の途中における所望深さまでテーパエツチングを行
なったときに、横方向と下方向とのエツチング量が等し
く々シ、結局第４図ｄに示すように約４５°のテーパエ
ツチングが行ねわれる。
ていた横方向のエツチング蝕が、後半での多結晶シリコ
ン３をエツチングするときにカバーされ、多結晶シリコ
ン３の途中における所望深さまでテーパエツチングを行
なったときに、横方向と下方向とのエツチング量が等し
く々シ、結局第４図ｄに示すように約４５°のテーパエ
ツチングが行ねわれる。
第５図ａ、ｂは第４図ｄの多結晶シリコン３の所望深さ
までを等方性によるテーパエツチングを行なったときの
電子顕微鏡写真であり、上方の半円形状はレジストであ
る。
までを等方性によるテーパエツチングを行なったときの
電子顕微鏡写真であり、上方の半円形状はレジストであ
る。
尚、上記の実施例では電極材料として多結晶シリコンを
示したが、Ｍｏ５ｉ２（シリサイド）、７ｋ１ｗＴａな
どの電極材料であってもよい。
示したが、Ｍｏ５ｉ２（シリサイド）、７ｋ１ｗＴａな
どの電極材料であってもよい。
また、上述の説明では、テーパ角を４５°とし、エツチ
ングレートをＱ、７：１．０及び０．７：０．５とした
例を示したが、損傷層のプロファイル（不純物、損傷）
はテーパ角制御に密接な関連をもっておシ、特に限定す
るものではない。
ングレートをＱ、７：１．０及び０．７：０．５とした
例を示したが、損傷層のプロファイル（不純物、損傷）
はテーパ角制御に密接な関連をもっておシ、特に限定す
るものではない。
以上のとおシ、本発明はイオン注入によって損傷を受け
た層はエッチ／グレートが早くなるという現象を利用し
、表面層とにエツチングレートの差をもたせることによ
って充分なテーパ面を得ることができるので、絶縁層を
堆積したときの凹部の発生を防止でき、特にＶＬＳＩ等
において歩留りの向上が図れる。
た層はエッチ／グレートが早くなるという現象を利用し
、表面層とにエツチングレートの差をもたせることによ
って充分なテーパ面を得ることができるので、絶縁層を
堆積したときの凹部の発生を防止でき、特にＶＬＳＩ等
において歩留りの向上が図れる。
第１図はＲＩＥによる従来の電極を示す断面図、第２図
は第１図の電極に絶縁層を堆積した状態を示す断面図、
第３図は改良された従来の電極を示す断面図、第４図ａ
乃至第４図ｆは本発明に係る形成方法の工程ごとの断面
図、第５図ａ、ｂは第４図ｄの工程における断面図の電
子顕微鏡写真である。 １０・・・・・・シリコン基板またはＳ ｉ Ｏ，層３
・−・・・・多結晶シリコン ３０・・・・・・損傷層 ４・・・・・・レジスト 特許出願人 パイオニア株式会社 第１図 ２ ｉＪｉ３図 ０− （ａ）３へ １０と ７ ｆＯ／′− ３〜 ｆＯ′ 第４図 ｆＯβ 矛 ｔ５反 （お） 手続補正出輸発） 昭和５８年 特 許 願第１０８３７５号２、発明の名
称 電極の形成方法 ３、補正をする者 事件どの関係 特許出願人 住所 〒１５３ 東京都目黒区目黒１丁目４番１号名称
（５０１）ノ＼イアＪ−ニア株式会社４、補正の対象 明細書の「発明の詳細な説明」の欄 １、明細＠２ページ５行 ｒ 、、Ｅ ｔｃｈｉｒ（１，、Ｊを ［１，Ｅｔｃｈｉｎｇ、 、 Ｊに補正します。 ２、明細書２ページ６．７行 「０．異方性による反応性イオンエツヂング０．」を 「８０反応性イオンによる異方性エツチング０．」に補
正します。 ３、明細書６ペ一ジ２行 「００行ねねれる。１．」を 「０９行なわれる。１．」に補正します。 以」ニ
は第１図の電極に絶縁層を堆積した状態を示す断面図、
第３図は改良された従来の電極を示す断面図、第４図ａ
乃至第４図ｆは本発明に係る形成方法の工程ごとの断面
図、第５図ａ、ｂは第４図ｄの工程における断面図の電
子顕微鏡写真である。 １０・・・・・・シリコン基板またはＳ ｉ Ｏ，層３
・−・・・・多結晶シリコン ３０・・・・・・損傷層 ４・・・・・・レジスト 特許出願人 パイオニア株式会社 第１図 ２ ｉＪｉ３図 ０− （ａ）３へ １０と ７ ｆＯ／′− ３〜 ｆＯ′ 第４図 ｆＯβ 矛 ｔ５反 （お） 手続補正出輸発） 昭和５８年 特 許 願第１０８３７５号２、発明の名
称 電極の形成方法 ３、補正をする者 事件どの関係 特許出願人 住所 〒１５３ 東京都目黒区目黒１丁目４番１号名称
（５０１）ノ＼イアＪ−ニア株式会社４、補正の対象 明細書の「発明の詳細な説明」の欄 １、明細＠２ページ５行 ｒ 、、Ｅ ｔｃｈｉｒ（１，、Ｊを ［１，Ｅｔｃｈｉｎｇ、 、 Ｊに補正します。 ２、明細書２ページ６．７行 「０．異方性による反応性イオンエツヂング０．」を 「８０反応性イオンによる異方性エツチング０．」に補
正します。 ３、明細書６ペ一ジ２行 「００行ねねれる。１．」を 「０９行なわれる。１．」に補正します。 以」ニ
Claims (1)
- 半導体基板上または半導体基板上に、電極層を形成する
工程と、前記電極層の表面にイオン注入によって損傷層
を形成する工程゛と、損傷層上にレジストを付着して電
極パターンを形成する工程と、パターニングによって露
出した損傷層と、電極層の途中までを等方性エツチング
する工程と、残余の電極層を異方性エツチングする工程
とを備えたことを特徴とする１１Ｌ極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108375A JPS60735A (ja) | 1983-06-16 | 1983-06-16 | 電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108375A JPS60735A (ja) | 1983-06-16 | 1983-06-16 | 電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60735A true JPS60735A (ja) | 1985-01-05 |
Family
ID=14483170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108375A Pending JPS60735A (ja) | 1983-06-16 | 1983-06-16 | 電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102856491A (zh) * | 2011-06-29 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 形成底部电极和相变电阻的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584932A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1983
- 1983-06-16 JP JP58108375A patent/JPS60735A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584932A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102856491A (zh) * | 2011-06-29 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 形成底部电极和相变电阻的方法 |
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