JPS60754A - 多結晶半導体電極の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＭＯ８構造のトランジスタの電極や配線部分に
用いる多結晶半導体電極の形成方法に関し、特に電極形
成時の半導体層のエツチングにおいて、テーバエツチン
グを行なうようにした形成方法に関する。

ＭＯＳＦＥＴにおいて、多結晶シリコンによって電極が
構成されるシリコンゲートは自己整合型であって、役細
化に適している。一方、微細化の手段としては、ｖＬＳ
Ｉ製造工程で使用されている反応性イオンエツチング（
Ｒ’ｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｒｇ、ＲＩＥ
　）装置が一般的に広く用いられており、これは異方性
による反応性イオンエツチングである。

第１図はＲＩＥによって形成された電極を示し、シリコ
ン基板１上にゲート酸化膜２が形成され、その上に多結
晶シリコン３が形成されている。更に多結晶シリコン３
にはパターニングされたレジスト４が付着され、レジス
ト４をマスクとしてＲＩＥによって異方性エツチングさ
れたものである。

これによって得られる側面は図のように垂直に起立して
おり、微細化なトランジスタや配線が可能となる。しか
し、−万では第１図の電極形成後に配線や電極を絶縁す
るために表面にＣＶＤによるＳ　Ｉ　Ｏｔやその他の絶
縁膜を堆積したとき、第２図に示すように５ｉＱ２５に
は多結晶シリコン電極３の中間に凹部が形成されてしま
う。これは通常ステップカバレージが恕いと表現すれ、
このステップカバレージを改善するために、第３図に示
すように、敢初に等方性エツチングによってシリコン基
板またＳｉ　Ｏｔ層１０上に形成した多結晶シリコン３
の表面をテーバエツチングし、その後＋＜　Ｉ　Ｅによ
って垂直にエツチングを行なう方法がある。

しかしながら、レジスト４の直下では等方性エツチング
であるが、このレジスト４のために横方向へのエッチン
グレートハ通常６０〜８０条と低下してしまい、そのた
めテーパ角は図のように横方向：継方向が０．７：１．
０と小さくなシ、ステップカバレージはあまり改善をれ
ない。

そこで本発明は、−上記の問題点を改善するために成畑
れたものであり、エツチングのデーパ角を制御するため
に多結晶シリコンＪ響等の電極ｔ＝衣表面エツチングレ
ートの早い層を設けることによって、電極形成後に堆積
されるＳ　ｉ　０２等の絶縁膜のステップカバレージを
改良し、歩留シの向上を図る電極の形成方法に関する。

以下、本発明の実施例を第４図ａ乃至第４図ｆに示す工
程ごとの図によって説明する。

まず、シリコン基板或いは５ｉ０２層１０上に多結晶シ
リコン３をＣＶＤによって形成する。

そして、この多結晶シリコン３にリンまたはヒ素の不純
物を固体拡散し、表面に不純物層３０を形成する（第４
　Ｚ　ａ　）。不純物層３０は後の工程でのテーパエツ
チングする層よりも浅く形成しておく。才だ導入した不
純物は後にキャリアとして使われる。

次に表面にレジスト４を付着して所定のノくターニング
を行なう　（第４図ｂ）。そしてレジスト４をマスクと
し７て不純物層３０を等方性エツチングしく第４図Ｃ）
、更に続けて不純物／Ｍ３０よりも深く、多結晶シリコ
ン３の途中まで等方性エツチングを行なう（第４図ｄ）
。その後、ＲＩＥによってシリコン基板またはＳｉ　０
１層１０まで異方性エツチングを行ない、垂直な側面を
形成する（第４図ｅ）。最後にレジスト４を除去して電
極を得る（第４図ｆ）。

次に本発明の原理について説明する。

いま、テーパエツチングの傾斜角を４５°とし、エツチ
ングレートの早い不純物層３０と、エツチングレートの
遅い多結晶シリコン層３との下方向のエツチングレート
比を２＝１としたとき、第４図すに示すように不純物層
３０をテーノくエツチングするときは下方向を１．０と
すると、横方向には０．７のスピードブエッチングされ
る。

次に、第４図Ｃに示すように多結晶シリコン３をテーパ
エツチングするときには、下方向には０．５とスピード
が遅くなり、横方向は前工程ト同Ｌ　０．７のエツチン
グレートを保ってイル。

そのため、前半の不純物層３０のエツチングのときに遅
れていた横方向のエツチング蓋が、後半での多結晶シリ
コン３をエツチングするときにカバーされ、多結晶シリ
コン３の途中における所望深さまでテーパエツチングを
行なったときに、横方向と下方向とのエツチング景が等
しくな）、結局第４図ｄに示すように約４５°のテーパ
エツチングが行なわれる。

尚、上述の説明ではテーパ角を４５°とし、エツチング
レートを０．７：１．０及び０．７：０．５とした例を
示し兎が、損傷層のプロファイル（不純物、損傷）はテ
ーパ角制御に密接な関連をもっておシ、特に限定するも
のではない。

以上のとおシ、本発明は固体拡散によって形成された不
純物層はエツチングレートが早くなるという現象を利用
し、表面層とにエツチングレートの差をもたせることに
よって充分なテーバ面を得ることができるので、絶縁層
を堆積したときの凹部の発生を防止でき、特にＶＬ　Ｓ
Ｉ等において歩留りの向上が図れる。

【図面の簡単な説明】 第１図はＲＩＥによる従来の電極を示す断面図、第２図
は第１図の電極に絶縁層を堆積した状態を示す断面図、
Ｍ３図は改良された従来の電極を示す断面図、第４図ａ
乃至第４図ｆは本発明に係る形成方法の工程ごとの断面
図である。 １０・・・・・・シリコン基板またはＳ　ｉ　０２層３
・・・・・・多結晶シリコン ３０・・・・・・不純物層 ４・・・・・・レジスト 特許出願人　ノくイオニア株式会社 １と 第３図 ｆＯ〆〜 （ａ）３〜 ｆＯ〜 ｆＯど−′ ０６ ｆＯべ 手続補正書く自発） ２９発明の名称 多結晶半導体電極の形成方法 ３、補正をする者 事件との関係　特許出願人 住所　〒１５３　東京都目黒区目黒１丁目４番１号４、
補正の対象 明細書の１発明の詳細な説明Ｊの欄 ５、補正の内容 別紙のとおり。 １、明細書２ページ５行 「、　、Ｅ　ｔｃｌ＋ｉｒｇ、、　Ｊを「８．Ｅ　ｔｃ
ｈｉｎｇ８．　Ｊに補正します。 ２、明細書２ページ６．７行 Ｕｌ、異方性による反応性イオンエツチング０．」を ［００反応性イオンによる異方性エツチング１．」に補
正します。 ３、明／１４１Ｉ書３ページ５行 ［１，またＳｉＯ，、Ｊを ［６，またはＳｉＯ１，Ｊに補正します。 ４、明細書５ページ９行 「０．スピードブエッチング９．」を 「１．スピードでエツチング９．」に補正します。 以」二

Claims (1)

【特許請求の範囲】
1. 半導体基板上または半導体絶縁層上に多結晶半導体層を
   形成する工程と、前記半導体層の表面に固体拡散によっ
   て不純物層を形成する工程と、不純物層上にレジストを
   付着して電極パターンを形成する工程と、パターニング
   によって露出した不純物層と前記多結晶半導体層の途中
   までを等方性エツチングする工程と、残余の半導体層を
   異方性エツチングする工程とを備えたことを特徴とする
   多結晶半導体電極の形成方法。