JPS6074028A - 演算装置における十進除算方式 - Google Patents
演算装置における十進除算方式Info
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- JPS6074028A JPS6074028A JP58182158A JP18215883A JPS6074028A JP S6074028 A JPS6074028 A JP S6074028A JP 58182158 A JP58182158 A JP 58182158A JP 18215883 A JP18215883 A JP 18215883A JP S6074028 A JPS6074028 A JP S6074028A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、十進除算において、除数の１．２．４倍の数
をあらかじめめておき、被除数から４倍の除数、２倍の
除数、１倍の除数の加減算を行い、その結果がゼロか引
きすぎか引きだシないかを示すラージ・フラグ、スモー
ル・フラグとキャリー・フラグよシなる結果フラグの内
容を参照して商１桁を決定し、同時に部分剰余の補正を
行うようにすることによって、十進除算の演算速度の向
上を図った演算装置における十進除算方式に関するもの
である。
をあらかじめめておき、被除数から４倍の除数、２倍の
除数、１倍の除数の加減算を行い、その結果がゼロか引
きすぎか引きだシないかを示すラージ・フラグ、スモー
ル・フラグとキャリー・フラグよシなる結果フラグの内
容を参照して商１桁を決定し、同時に部分剰余の補正を
行うようにすることによって、十進除算の演算速度の向
上を図った演算装置における十進除算方式に関するもの
である。
第１図は従来の十進除算方式のアルゴリズムを説明する
図である。従来の十進除算方式では、まず除数の１．２
．４．８倍の数を夫々求めておき、それを第１図に示す
ように、被除数から減算できるかできないかによってシ
ーケンスを変え、最終的に演算が完全に終了してから１
桁の商をめている。即ち、第１図において、■、■、
＠、■は、夫々除数の１．２．４．８倍の数の被除数か
らの減算を示し、Ｃは減算できた場合のキャリー、＊Ｃ
は減算ができなかった場合のノット・キャｙ−を示して
いる。例えば、１．２．４倍の除数を使って除算を行う
場合には、第１図（α）に示すように、０ないし３．８
と９の商がまるまでに３回の減算が行われ、４ないし７
の商がまるまでに４回の減算が行われる。また１、２．
４．８倍の除数を使って除算を行う場合には、第１図（
ｈ）に示すように、０ないし７の商がまるまでに４回の
減算が行われるのに対し、８と９の商がまるまでは２回
の減算を行うだけでよいが、さらに、８倍の除数をつく
る処理も必要となる。このような第１図（ａ）や（６）
に示す方式では、いずれの場合も平均すれば、約３回半
程度の減算を必要とし、なかなか演算速度を上げること
が難しいという問題があった。
図である。従来の十進除算方式では、まず除数の１．２
．４．８倍の数を夫々求めておき、それを第１図に示す
ように、被除数から減算できるかできないかによってシ
ーケンスを変え、最終的に演算が完全に終了してから１
桁の商をめている。即ち、第１図において、■、■、
＠、■は、夫々除数の１．２．４．８倍の数の被除数か
らの減算を示し、Ｃは減算できた場合のキャリー、＊Ｃ
は減算ができなかった場合のノット・キャｙ−を示して
いる。例えば、１．２．４倍の除数を使って除算を行う
場合には、第１図（α）に示すように、０ないし３．８
と９の商がまるまでに３回の減算が行われ、４ないし７
の商がまるまでに４回の減算が行われる。また１、２．
４．８倍の除数を使って除算を行う場合には、第１図（
ｈ）に示すように、０ないし７の商がまるまでに４回の
減算が行われるのに対し、８と９の商がまるまでは２回
の減算を行うだけでよいが、さらに、８倍の除数をつく
る処理も必要となる。このような第１図（ａ）や（６）
に示す方式では、いずれの場合も平均すれば、約３回半
程度の減算を必要とし、なかなか演算速度を上げること
が難しいという問題があった。
本発明は、上記の考察に基づくものであって、十進除算
において、商１桁をめるために必要な演算回数を少なく
し、演算の速度の向上を図った演算装置における十進除
算方式を提供することを目的とするものでちる。
において、商１桁をめるために必要な演算回数を少なく
し、演算の速度の向上を図った演算装置における十進除
算方式を提供することを目的とするものでちる。
そのために本発明の演算装置における十進除算方式は、
被除数から１倍、２倍、若しくは４倍の除数の加減算を
行って商を決定する演算装置において、演算時に、結果
フラグとして引きすぎのときにオフにされ引きすぎでな
いときはオンにされるキャリー・フラグとキャリー・フ
ラグがオンでかつ部分剰余が除数以上か等しいときオン
にされるラージ・フラグと、部分剰余が除数より小さい
ときでかつキャリー・フラグがオンのときオンにされる
スモール・フラグとを生成すると共に、次の演算の予測
と商の予測を行い、上記商の予測では、上記結果フラグ
のうち上記スモール・フラグがオンの場合には加減算し
た除数の倍数の合計値、上記ラージ・フラグがオンの場
合には上記合計値に１を加算した値、及び上記キャリー
・フラグがオフの場合には上記合計値から１を減算した
値をそれぞれ予測対象の値とし、上記予測対象の値以外
の値をも予測し得る場合に上記次の演算の予測を行い、
上記結果フラグの参照により上記予測した次の演算を実
行し、若しくは上記予測した商から真の商を決定して十
進除算を行うことを特徴とするものである。
被除数から１倍、２倍、若しくは４倍の除数の加減算を
行って商を決定する演算装置において、演算時に、結果
フラグとして引きすぎのときにオフにされ引きすぎでな
いときはオンにされるキャリー・フラグとキャリー・フ
ラグがオンでかつ部分剰余が除数以上か等しいときオン
にされるラージ・フラグと、部分剰余が除数より小さい
ときでかつキャリー・フラグがオンのときオンにされる
スモール・フラグとを生成すると共に、次の演算の予測
と商の予測を行い、上記商の予測では、上記結果フラグ
のうち上記スモール・フラグがオンの場合には加減算し
た除数の倍数の合計値、上記ラージ・フラグがオンの場
合には上記合計値に１を加算した値、及び上記キャリー
・フラグがオフの場合には上記合計値から１を減算した
値をそれぞれ予測対象の値とし、上記予測対象の値以外
の値をも予測し得る場合に上記次の演算の予測を行い、
上記結果フラグの参照により上記予測した次の演算を実
行し、若しくは上記予測した商から真の商を決定して十
進除算を行うことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第２図は本発明の十進除算方式のアルゴリズムを説明す
る図、第３図は本発明の１実施例構戊を示す図、第４図
は被除数と商を格納するレジスタの他の構成例を示す図
、第５図は本発明の十進除算方式による動作を説明する
タイム・チャート、第６図は本発明と従来の十進除算方
式を比較して動作例を説明するタイム・チャートである
。第３図において、１は被除数レジスタ、２は除数レジ
スタ、３は入力レジスタ、４は算術演算器（ＡＬＵ）、
５はシーケンス・コントロール回路、６は商予測レジス
タ、７はセレクタ、８はアドレス・レジスタ、９は商レ
ジスタ、１０はシフタ、１１は商スタック・レジスタ、
１２はＳＯＤ （スピル・アウト・ディジット）レジス
タ、１３は、除数レジスタ、１４は比較回路を示す。
る図、第３図は本発明の１実施例構戊を示す図、第４図
は被除数と商を格納するレジスタの他の構成例を示す図
、第５図は本発明の十進除算方式による動作を説明する
タイム・チャート、第６図は本発明と従来の十進除算方
式を比較して動作例を説明するタイム・チャートである
。第３図において、１は被除数レジスタ、２は除数レジ
スタ、３は入力レジスタ、４は算術演算器（ＡＬＵ）、
５はシーケンス・コントロール回路、６は商予測レジス
タ、７はセレクタ、８はアドレス・レジスタ、９は商レ
ジスタ、１０はシフタ、１１は商スタック・レジスタ、
１２はＳＯＤ （スピル・アウト・ディジット）レジス
タ、１３は、除数レジスタ、１４は比較回路を示す。
本発明は、１．２．４倍の除数を使って被除数から加減
算をしながら商予測を行い、演算時の結果フラグの内容
によって予測した商から真の商を決定し、そのときの部
分剰余の補正と商の組立てを同時に行うようにすること
によって、商を決定し組立てるまでに要する演算サイク
ルを少なくしたものである。
算をしながら商予測を行い、演算時の結果フラグの内容
によって予測した商から真の商を決定し、そのときの部
分剰余の補正と商の組立てを同時に行うようにすること
によって、商を決定し組立てるまでに要する演算サイク
ルを少なくしたものである。
ことを示し、Ｏｔｄ ｎ倍の除数で加７算することを示
し、Ｃはキャリー・フラグがオンであることを示し、Ｌ
はラージ・フラグがオンであることを示し、Ｓはスモー
ル・フラグがオンであることを示す。また＊Ｃはキャリ
ー舎フラグがオフであることを示し、ルは商がルである
ことを示しく補正サイクルなし）、日は商がルであるが
引きたりないことを示し、は商がルであるが引きすぎで
あることを示す。従って、口又はでは商１桁はめられた
が、後述するように、次の桁の商をめるには加減算の補
正が必要である。第２図において、まず、被除数から４
倍の除数の減算を行ったとき、その結果がマイナスでな
ければキャリー・フラグがオンとなり、且つ減算による
剰余が除数よシ小さければスモール・フラグがオンとな
る。ラージ拳フラグがオンの場合には、さらに４倍の除
数を減算し、その結果によっては２倍の除数を加算する
。また、被除数が４倍の除数より小さい場合には＊Ｃに
よシ示されるように商が３以下であるとされ、２倍の除
数を加算し、その結果によっては１倍の除数を加算する
。第２図に示す除算を行う本発明の演算装置の１実施例
構成を示したのが第３図である。
し、Ｃはキャリー・フラグがオンであることを示し、Ｌ
はラージ・フラグがオンであることを示し、Ｓはスモー
ル・フラグがオンであることを示す。また＊Ｃはキャリ
ー舎フラグがオフであることを示し、ルは商がルである
ことを示しく補正サイクルなし）、日は商がルであるが
引きたりないことを示し、は商がルであるが引きすぎで
あることを示す。従って、口又はでは商１桁はめられた
が、後述するように、次の桁の商をめるには加減算の補
正が必要である。第２図において、まず、被除数から４
倍の除数の減算を行ったとき、その結果がマイナスでな
ければキャリー・フラグがオンとなり、且つ減算による
剰余が除数よシ小さければスモール・フラグがオンとな
る。ラージ拳フラグがオンの場合には、さらに４倍の除
数を減算し、その結果によっては２倍の除数を加算する
。また、被除数が４倍の除数より小さい場合には＊Ｃに
よシ示されるように商が３以下であるとされ、２倍の除
数を加算し、その結果によっては１倍の除数を加算する
。第２図に示す除算を行う本発明の演算装置の１実施例
構成を示したのが第３図である。
第３図において、算術演算器（ＡＩ、Ｕ） ４は、左側
の入力に入力レジスタ３に格納された被除数が供給され
、右側の入力に除数レジスタ２に格納された除数の１倍
、２倍、若しくは４倍の数が供給される。そのいずれの
数を供給するかはシーケンス・コントロール回路５にょ
シ第２図に示すアルゴリズムに従って制御される。演算
が実行されると、商予測レジスタ６には商の予測値が格
納される。商の予測値は、第２図における、；がＱ。、
口として、Ｑｏに６、虜に７、Ｑ、に５が与えられる。
の入力に入力レジスタ３に格納された被除数が供給され
、右側の入力に除数レジスタ２に格納された除数の１倍
、２倍、若しくは４倍の数が供給される。そのいずれの
数を供給するかはシーケンス・コントロール回路５にょ
シ第２図に示すアルゴリズムに従って制御される。演算
が実行されると、商予測レジスタ６には商の予測値が格
納される。商の予測値は、第２図における、；がＱ。、
口として、Ｑｏに６、虜に７、Ｑ、に５が与えられる。
そして演算実行後、キャリー・フラグとスモール・フラ
グ及びラージ・フラグの内容をもとに、商予測レジスタ
６の中から商１桁が選択され、４ビツトのＳＯＤレジス
タ１２に格納される。ここで、商が０，３．５．７、若
しくは９、即ち、第２図に示す口かＶの場合には補正サ
イクルが実行され、算術演算器４で加減算が行われる。
グ及びラージ・フラグの内容をもとに、商予測レジスタ
６の中から商１桁が選択され、４ビツトのＳＯＤレジス
タ１２に格納される。ここで、商が０，３．５．７、若
しくは９、即ち、第２図に示す口かＶの場合には補正サ
イクルが実行され、算術演算器４で加減算が行われる。
例えば、商が３である場合には、第２図から明らかなよ
うに、４倍の除数の減算を行い、次に２倍の除数の加算
を行った結果、ラージ・フラグがオン、であることを条
件に、第３図に示す商予測レジスタ６からＱｌが選択さ
れる。この場合、商予測レジスタ６は、Ｑｏに２、Ｑｌ
に３がセットされる。そして、キャリー・フラグとラー
ジ・フラグ及びスモール・フラグの内容をもとにＱｌの
３がめられるが、実際の→ｅ）され引きたりない状態に
ある。従って、さらに１倍の除数の減算が補正サイクル
で実行され、剰余が次の被除数の上位に加えられる。ま
た、商が５である場合には、第２図から明らかなように
、４倍の除数の減算を２回行い、次いで２倍の除数の加
算を行って、ここで商予測レジスタ６のＱｏに６、Ｑｌ
に７、Ｑ２に５がセットされる。そしてフラグをみると
、キャリー・フラグがオフになっているので商予測レジ
スタ６のＱｔの内容５が選択される。しかし、この場合
には、結果的に６倍の除数が減算（＠→Ｏ→＠）され引
きすぎの状態にある。従って、１倍の除数の加算が補正
サイクルで実行される。このように、補正サイクルでは
、第２図に示すｖ１即ち商予測レジスタ６のＱ、が選択
された場合には加算、第２図に示す口、即ち商予測レジ
スタ６のＱｌが選択された場合には減算が行われる。こ
の加減算が補正サイクルで実行される時、同時に、ＳＯ
Ｄレジスタ１２に生成された商はシフタ１０にスピル拳
インされ商レジスタ９に戻される。そして、次に被除数
を４ビツト・シフトし、算術演算器４の左に供給し、同
様にして次の商１桁をめてゆく。′商レジスタ９が１ワ
ード一杯になりた時点では、その内容が商スタック・レ
ジスタ１１へ移される。
うに、４倍の除数の減算を行い、次に２倍の除数の加算
を行った結果、ラージ・フラグがオン、であることを条
件に、第３図に示す商予測レジスタ６からＱｌが選択さ
れる。この場合、商予測レジスタ６は、Ｑｏに２、Ｑｌ
に３がセットされる。そして、キャリー・フラグとラー
ジ・フラグ及びスモール・フラグの内容をもとにＱｌの
３がめられるが、実際の→ｅ）され引きたりない状態に
ある。従って、さらに１倍の除数の減算が補正サイクル
で実行され、剰余が次の被除数の上位に加えられる。ま
た、商が５である場合には、第２図から明らかなように
、４倍の除数の減算を２回行い、次いで２倍の除数の加
算を行って、ここで商予測レジスタ６のＱｏに６、Ｑｌ
に７、Ｑ２に５がセットされる。そしてフラグをみると
、キャリー・フラグがオフになっているので商予測レジ
スタ６のＱｔの内容５が選択される。しかし、この場合
には、結果的に６倍の除数が減算（＠→Ｏ→＠）され引
きすぎの状態にある。従って、１倍の除数の加算が補正
サイクルで実行される。このように、補正サイクルでは
、第２図に示すｖ１即ち商予測レジスタ６のＱ、が選択
された場合には加算、第２図に示す口、即ち商予測レジ
スタ６のＱｌが選択された場合には減算が行われる。こ
の加減算が補正サイクルで実行される時、同時に、ＳＯ
Ｄレジスタ１２に生成された商はシフタ１０にスピル拳
インされ商レジスタ９に戻される。そして、次に被除数
を４ビツト・シフトし、算術演算器４の左に供給し、同
様にして次の商１桁をめてゆく。′商レジスタ９が１ワ
ード一杯になりた時点では、その内容が商スタック・レ
ジスタ１１へ移される。
第３図に示す被除数レジスタ１と入力レジスタ３と商レ
ジスタ９と商スタック・レジスタ１１とは、実際には同
一のレジスタ・ファイルを用いて構成されるが、その１
実施例構成を示したのが第４図である。第４図において
、ＳＯＤレジスタ１２に生成された商は、被除数を格納
した被除数レジスタ１の最下位にインサートされ、被除
数のシフトと商のシフトは同時に行われる。このような
回路全体のコントロールは、マイクロプログラムにより
行われる。
ジスタ９と商スタック・レジスタ１１とは、実際には同
一のレジスタ・ファイルを用いて構成されるが、その１
実施例構成を示したのが第４図である。第４図において
、ＳＯＤレジスタ１２に生成された商は、被除数を格納
した被除数レジスタ１の最下位にインサートされ、被除
数のシフトと商のシフトは同時に行われる。このような
回路全体のコントロールは、マイクロプログラムにより
行われる。
次に、本発明の十進除算方式の動作を第５図に示すタイ
ムチャートを参照しつつ説明する。商が４以下である場
合を示したのが第５図（α）である。
ムチャートを参照しつつ説明する。商が４以下である場
合を示したのが第５図（α）である。
まず、商が４である場合には、４倍の除数の減算が行わ
れ、同時にＱ演算（商の演算）では＋４され、Ｑｏに４
がセットされたところで、結果フラグのスモール・フラ
グがオンになるので、Ｑ（商）はＱ。の４が選択生成さ
れる。商が４でない場合（キャリー・フラグがオフ＊Ｃ
の場合）には、第２図に示すアルゴリズムに従って、次
は２倍の除数の加算が行われる。そしてＱ演算では−２
されてＱ。が２にセットされると共に、Ｑ＋１演算によ
りＱ＋が３にセットされる。との段階では、第２図に示
すアルゴリズムに従えば明らかなように、Ｑ−１演算は
必要ない。こζで結果フラグを参照し、スモール・フラ
グがオンである場合にはＱｏが選択されて商が２とされ
、ラージ・フラグがオンである場合にはＱｌが選択され
て商が３とされ、キャリー・フラグがオフである場合に
はさらに次の演算を実行する。次の演算では、第２図に
示すアルゴリズムに従って、１倍の除数の加算が行われ
る。そしてＱ演算では−１されてＱ。が１にセットされ
ると共に、Ｑ−１演算によｌａｗがＯにセットされ、結
果フラグを参照することによって０又は１の商が得られ
る。同様に、商が４以上である場合を示したのが第５図
（ｈ）である。
れ、同時にＱ演算（商の演算）では＋４され、Ｑｏに４
がセットされたところで、結果フラグのスモール・フラ
グがオンになるので、Ｑ（商）はＱ。の４が選択生成さ
れる。商が４でない場合（キャリー・フラグがオフ＊Ｃ
の場合）には、第２図に示すアルゴリズムに従って、次
は２倍の除数の加算が行われる。そしてＱ演算では−２
されてＱ。が２にセットされると共に、Ｑ＋１演算によ
りＱ＋が３にセットされる。との段階では、第２図に示
すアルゴリズムに従えば明らかなように、Ｑ−１演算は
必要ない。こζで結果フラグを参照し、スモール・フラ
グがオンである場合にはＱｏが選択されて商が２とされ
、ラージ・フラグがオンである場合にはＱｌが選択され
て商が３とされ、キャリー・フラグがオフである場合に
はさらに次の演算を実行する。次の演算では、第２図に
示すアルゴリズムに従って、１倍の除数の加算が行われ
る。そしてＱ演算では−１されてＱ。が１にセットされ
ると共に、Ｑ−１演算によｌａｗがＯにセットされ、結
果フラグを参照することによって０又は１の商が得られ
る。同様に、商が４以上である場合を示したのが第５図
（ｈ）である。
３と８の商が得られる十進除算の実行例について従来方
式と本発明によるタイムチャートを示したのが第６図で
ある。第６図に示す例から明らかなように、第１図（α
）に示すアルゴリズムに従った従来方式では、９τの演
算時間が必要であったが、第２図に示すアルゴリズムに
従った本発明の十進除算方式では７τの演算時間でよい
ことになる。
式と本発明によるタイムチャートを示したのが第６図で
ある。第６図に示す例から明らかなように、第１図（α
）に示すアルゴリズムに従った従来方式では、９τの演
算時間が必要であったが、第２図に示すアルゴリズムに
従った本発明の十進除算方式では７τの演算時間でよい
ことになる。
０ないし９のそれぞれの商がまるまでに実行される加減
算の回数について、本発明と従来の方式を比較して示し
たのが表１である。
算の回数について、本発明と従来の方式を比較して示し
たのが表１である。
〔表 １〕
表１から明らか力ように、第１図（α）に示す従来の方
式では、平均３．４回の減算を行わなければ商がめられ
ないのに対して、本発明によれば、それよシも１回少な
い平均２．４回の加減算を行えば商がめられ、平均演算
時間（２，４τ）が短かくなる。
式では、平均３．４回の減算を行わなければ商がめられ
ないのに対して、本発明によれば、それよシも１回少な
い平均２．４回の加減算を行えば商がめられ、平均演算
時間（２，４τ）が短かくなる。
以上の説明から明らかなように、本発明によれば、被除
数と１．２．４倍の除数との演算時、結果フラグのキャ
リーと部分剰余と除数の大小関係を判定する仁とにより
、予測される商の中から真の商を決定し、部分剰余の補
正と得られた商の組み立てを同時に行うようにしたので
、演算速度の向上を図ることができる。
数と１．２．４倍の除数との演算時、結果フラグのキャ
リーと部分剰余と除数の大小関係を判定する仁とにより
、予測される商の中から真の商を決定し、部分剰余の補
正と得られた商の組み立てを同時に行うようにしたので
、演算速度の向上を図ることができる。
第１図は従来の十進除算方式のアルゴリズムを説明する
図、第２図は本発明の十進除算方式のアルゴリズムを説
明する図、第３図は本発明の１実施例構成を示す図、第
４図は被除数と商を格納するレジスタの他の構成例を示
す図、第５図は本発明の十進除算方式による動作を説明
するタイム・チャート、第６図は本発明と従来の十進除
算方式を比較して動作例を説明するタイム・チャートで
ある０ １・・・被除数レジスタ、２・・・除数レジスタ、３・
・・入カレジス九、４・・・算術演算器（ＡＬＵ） 、
５・・・シーケンス・コントロール回路、６・・・商予
測レジスタ、７・・・セレクタ、８・・・アドレス争レ
ジスタ、９・・・商レジスタ、１０・・・シフタ、１１
・・・商スタックーレジスタ、１２・・・ＳＯＤ （ス
ピン・アウト・ディジット）レジスタ、１３・・・除数
レジスタ、１４・・・比較回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
図、第２図は本発明の十進除算方式のアルゴリズムを説
明する図、第３図は本発明の１実施例構成を示す図、第
４図は被除数と商を格納するレジスタの他の構成例を示
す図、第５図は本発明の十進除算方式による動作を説明
するタイム・チャート、第６図は本発明と従来の十進除
算方式を比較して動作例を説明するタイム・チャートで
ある０ １・・・被除数レジスタ、２・・・除数レジスタ、３・
・・入カレジス九、４・・・算術演算器（ＡＬＵ） 、
５・・・シーケンス・コントロール回路、６・・・商予
測レジスタ、７・・・セレクタ、８・・・アドレス争レ
ジスタ、９・・・商レジスタ、１０・・・シフタ、１１
・・・商スタックーレジスタ、１２・・・ＳＯＤ （ス
ピン・アウト・ディジット）レジスタ、１３・・・除数
レジスタ、１４・・・比較回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 被除数から１倍、２倍、若しくは４倍の除数の加減算を
行って商を決定する演算装置において、演算時に、結果
フラグとして引きすぎのときにオフにされ引きすぎてな
いときはオンにされるキャリー・フラグとキャリー・フ
ラグがオンで、かつ部分剰余が除数よシ大きいか等しい
時、オンにされる、ラージ・フラグと、キャリー・フラ
グがオンでかつ部分剰余が除数より小さいときオンにさ
れるスモール・フラグとを生成すると共に、次の演算の
予測と商の予測を行い、上記商の予測では、上記結果フ
ラグのうち上記スモール・フラグがオンの場合には加減
算した除数の倍数の合計値、上記ラージ・フラグがオン
の場合には上記合計値に１を加算した値、及び上記キャ
リー・フラグがオフの場合には上記合計値から１を減算
した値をそれぞれ予測対象の値とし、上記予測対象の値
以外の値をも予測し得る場合に上記次の演算の予測を行
い、上記結果フラグの参照により上記予測した次の演算
を実行し、若しくは上記予測した商から真の商を決定し
て十進除算を行うことを特徴とする演算装置における十
進除算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182158A JPS6074028A (ja) | 1983-09-30 | 1983-09-30 | 演算装置における十進除算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182158A JPS6074028A (ja) | 1983-09-30 | 1983-09-30 | 演算装置における十進除算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074028A true JPS6074028A (ja) | 1985-04-26 |
Family
ID=16113365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182158A Pending JPS6074028A (ja) | 1983-09-30 | 1983-09-30 | 演算装置における十進除算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074028A (ja) |
-
1983
- 1983-09-30 JP JP58182158A patent/JPS6074028A/ja active Pending
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