JPS6074478A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6074478A JPS6074478A JP58182144A JP18214483A JPS6074478A JP S6074478 A JPS6074478 A JP S6074478A JP 58182144 A JP58182144 A JP 58182144A JP 18214483 A JP18214483 A JP 18214483A JP S6074478 A JPS6074478 A JP S6074478A
- Authority
- JP
- Japan
- Prior art keywords
- impurity concentration
- gate electrode
- low impurity
- gate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯ３電界効果トランジスタ（以下ＭＯ８Ｆ
ＥＴ ）ｉ／ｉｌ：おいてンース、ドレイン拡散層のチ
ャンネル側に低不純物濃度領域を設けた構造を、制御よ
く形成するだめの半導体装置の製造方法に関するもので
１飄 従来例の構成とその問題点 微細化に伴なって発生するホ、トエレクトロン等の問題
の緩イ１］法として、ＭＯＳＦＥＴのドレイン拡散層の
チャンネル側に低不純物濃度領域を設けた二重拡散構造
（以下ＬＤＤ構造）にすることにより、ドレイン近傍で
の電界集中を緩オ［］する方法がある。
ＥＴ ）ｉ／ｉｌ：おいてンース、ドレイン拡散層のチ
ャンネル側に低不純物濃度領域を設けた構造を、制御よ
く形成するだめの半導体装置の製造方法に関するもので
１飄 従来例の構成とその問題点 微細化に伴なって発生するホ、トエレクトロン等の問題
の緩イ１］法として、ＭＯＳＦＥＴのドレイン拡散層の
チャンネル側に低不純物濃度領域を設けた二重拡散構造
（以下ＬＤＤ構造）にすることにより、ドレイン近傍で
の電界集中を緩オ［］する方法がある。
ＬＤＤ構造を得るため従来用いられていた製造方法につ
いて、第１図にしブこがって説明する。
いて、第１図にしブこがって説明する。
ブζどえば、基板１上にゲート酸化膜２とゲ−１・電極
３を形成し、このゲート電極３をマスクとして、低不純
物濃度領域４を設ける（ａ）。全１ａ丁にＣＶＤ法によ
りＮＳＣ膜５を堆積する（ｂ）。反Ｌｉ：：性イメンエ
ッチ等の異方性エッチにより、シリコン面Ｉ−のＮＳＣ
膜がちょうど除去される寸で、ＮＳＣ膜の除去を行なう
。この時、第１図（Ｃ）に示すようしくポリシリコンの
両端部にｌ５（１，の残渣５′が残る。この残渣とゲー
ト電極をマスクとして高不純物濃度領域を形成する。周
知の方法で素子間配線、表ｍ１保護膜を形成し、高不純
物濃度のドレイン拡散層のチャンネル側に低不純物濃度
領域４を有するＭＯＳＦＥＴを製造する。
３を形成し、このゲート電極３をマスクとして、低不純
物濃度領域４を設ける（ａ）。全１ａ丁にＣＶＤ法によ
りＮＳＣ膜５を堆積する（ｂ）。反Ｌｉ：：性イメンエ
ッチ等の異方性エッチにより、シリコン面Ｉ−のＮＳＣ
膜がちょうど除去される寸で、ＮＳＣ膜の除去を行なう
。この時、第１図（Ｃ）に示すようしくポリシリコンの
両端部にｌ５（１，の残渣５′が残る。この残渣とゲー
ト電極をマスクとして高不純物濃度領域を形成する。周
知の方法で素子間配線、表ｍ１保護膜を形成し、高不純
物濃度のドレイン拡散層のチャンネル側に低不純物濃度
領域４を有するＭＯＳＦＥＴを製造する。
しかし、この方法では、ゲート電極両端部の残渣５′は
ＮＳＧ膜５の除去過程での残渣であり、制御が容易でな
い。また残渣５′のポリシリコン端からの幅の同一基板
内でのバラツキも大きく、約２０〜３０％程度となる。
ＮＳＧ膜５の除去過程での残渣であり、制御が容易でな
い。また残渣５′のポリシリコン端からの幅の同一基板
内でのバラツキも大きく、約２０〜３０％程度となる。
したがって低不純物濃度領域４０幅も制御性が困英ＩＣ
であり、バラツキも大きくなる。
であり、バラツキも大きくなる。
発明の目的
本発明は、このような従来の問題点を除去するもので、
低不純物濃度領域幅の制御性が容易で、同一基板内での
バラツキの小さいＬＤＤ構造を得るだめの製造方法を提
供せんとするものである。
低不純物濃度領域幅の制御性が容易で、同一基板内での
バラツキの小さいＬＤＤ構造を得るだめの製造方法を提
供せんとするものである。
発明の構成
本発明は、上記の目的を達するため、ポリシリコン等の
ゲート電極部をマスクに高不純物濃度領域の形成を行な
った後、ゲート電極部の表面を制御よく酸化し、酸化し
た部分のみを除去することにより、ゲート電極部の幅を
狭くし、このゲート電極部をマスクに低不純物濃度領域
の形成を行なうことにより、ＬＤＤ構造を容易にイ（す
るものである。
ゲート電極部をマスクに高不純物濃度領域の形成を行な
った後、ゲート電極部の表面を制御よく酸化し、酸化し
た部分のみを除去することにより、ゲート電極部の幅を
狭くし、このゲート電極部をマスクに低不純物濃度領域
の形成を行なうことにより、ＬＤＤ構造を容易にイ（す
るものである。
実施例の説明
本発明の実施例を図２にしたがって説明する。
たとえば、Ｐ型〈１００〉１０〜１５Ω−ｃｍ基板１に
、閾値電圧制御用に、ボロンの不純物拡散を用いゲート
絶縁膜となる熱酸化膜２約３５０人を形成する。その上
ＫＣＶＤ法により、多結晶シリコンを堆積し、レジスト
パターンをマスクとし２、反応性イオンエツチング法で
ゲート電極３を形成する。このゲート電極３をマスクと
して、セルファラインにより高濃度（ａ ｘ １ｅ ”
／ｃｍ ）のＡｓイオンを８０Ｋｅｙでイオン注入方に
より、ノース。
、閾値電圧制御用に、ボロンの不純物拡散を用いゲート
絶縁膜となる熱酸化膜２約３５０人を形成する。その上
ＫＣＶＤ法により、多結晶シリコンを堆積し、レジスト
パターンをマスクとし２、反応性イオンエツチング法で
ゲート電極３を形成する。このゲート電極３をマスクと
して、セルファラインにより高濃度（ａ ｘ １ｅ ”
／ｃｍ ）のＡｓイオンを８０Ｋｅｙでイオン注入方に
より、ノース。
ドレイン領域６に注入する（第２図ａ）。
次に０２／Ｈ２−４／３中で９００℃６０分の酸化を行
ないポリシリコンの表面を酸化して酸化膜７を形成する
（第２図ｂ）。周知の選択的エツチング法により、多結
晶シリコン表面の酸化膜７を除去して幅を狭くする。次
にこの多結晶シリコンゲート電極３をマスクとして低不
純物濃度（ｓｘ１０／Ｃ１ｎ）のＡｓイオンを８０ Ｋ
ｅＶでイオン注入方により注入し低不純物領域８を形成
し、ＬＤＤ構造とする（第２図Ｃ）。図示されていない
が、この後周知の方法で層間絶縁膜を形成し、アルミ配
線によｐＭＯ８ＦＥＴ相互の配線およびボンディング用
電極の形成を行ない表面保護膜を形成し装置は出来上が
る。
ないポリシリコンの表面を酸化して酸化膜７を形成する
（第２図ｂ）。周知の選択的エツチング法により、多結
晶シリコン表面の酸化膜７を除去して幅を狭くする。次
にこの多結晶シリコンゲート電極３をマスクとして低不
純物濃度（ｓｘ１０／Ｃ１ｎ）のＡｓイオンを８０ Ｋ
ｅＶでイオン注入方により注入し低不純物領域８を形成
し、ＬＤＤ構造とする（第２図Ｃ）。図示されていない
が、この後周知の方法で層間絶縁膜を形成し、アルミ配
線によｐＭＯ８ＦＥＴ相互の配線およびボンディング用
電極の形成を行ない表面保護膜を形成し装置は出来上が
る。
第３図に多結晶シリコンゲートを用いた場合の酸化温度
９Ｃ）Ｏ′Ｃでの低不純物濃度領域のチャンネル方向深
さと酸化時間との関係を示した。ｉ雲化雰囲気は０２／
Ｈ２−４／３ である。酸化速度とンース、ドレイン高
不純物濃度領域の拡散速度では酸化速度の方が１ケタ以
上速いので、低不純物濃度領域の深さはほとんど酸化膜
厚によって決才る。
９Ｃ）Ｏ′Ｃでの低不純物濃度領域のチャンネル方向深
さと酸化時間との関係を示した。ｉ雲化雰囲気は０２／
Ｈ２−４／３ である。酸化速度とンース、ドレイン高
不純物濃度領域の拡散速度では酸化速度の方が１ケタ以
上速いので、低不純物濃度領域の深さはほとんど酸化膜
厚によって決才る。
第３図中に、黒丸で示したのは、本実施例に用いた酸化
条件である。
条件である。
以上、本実施例によシ、ソース、ドレイン拡散層のチャ
ンネル側に約０．１μｍの低不純物濃度領域を設けるこ
とができた。ホットエレクトロンのゲート酸化膜への注
入によるゲート電流も、低不純物濃度領域をもたない同
じチャンネルＪ％のＭＯＳＦＥＴと比較して、１ケタ程
向上した・寸た、ドレイン耐圧でも１ｖ程度の改善が見
られ、相互コンダクタンスの劣化等の問題もなかった。
ンネル側に約０．１μｍの低不純物濃度領域を設けるこ
とができた。ホットエレクトロンのゲート酸化膜への注
入によるゲート電流も、低不純物濃度領域をもたない同
じチャンネルＪ％のＭＯＳＦＥＴと比較して、１ケタ程
向上した・寸た、ドレイン耐圧でも１ｖ程度の改善が見
られ、相互コンダクタンスの劣化等の問題もなかった。
同一基板内での低不純物濃度領域のチャンネル方向入り
込みのウニ・・内バラツキも１０％以下と、従来に示し
／ζ方法の２０〜３０％より均一性にすぐれている。
込みのウニ・・内バラツキも１０％以下と、従来に示し
／ζ方法の２０〜３０％より均一性にすぐれている。
なお、実施例中、高不純物濃度領域、低不純物濃度領域
ともＡｓを用いたが、必ずしも同一の不純物である必要
はない。
ともＡｓを用いたが、必ずしも同一の不純物である必要
はない。
発明の効果
以上のように、本発明は、ＭＯＳＦＥＴのドレイン、ソ
ース領域の二重拡散をポリシリコンゲートの酸化により
行なうもので、制作１性にすぐＪｌ−、バラツキの少な
い低不純物濃度領域を形成することができるすぐれた製
造方法である。
ース領域の二重拡散をポリシリコンゲートの酸化により
行なうもので、制作１性にすぐＪｌ−、バラツキの少な
い低不純物濃度領域を形成することができるすぐれた製
造方法である。
第１図ａ ％ Ｇは従来の低不純物濃度領域を有する半
導体装置の製造方法を説明するための工程断面図、第２
図ａ −’−ｃは本発明の一実施例を説明するためのＭ
ＯＳ ）ランジスタの製造工程断面図、第３図は低不純
物濃度領域の深さと酸化時間の関係を示した図である。 １・・・・半導体基板、２・・・・・ゲート酸化膜、３
・・・・・多結晶シリコンゲート、４・・・低不純物濃
度領域、６ ・高不純物濃度領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 、９ 第３図 バ）；ン、イしυ今Ｔη１ （金ン
導体装置の製造方法を説明するための工程断面図、第２
図ａ −’−ｃは本発明の一実施例を説明するためのＭ
ＯＳ ）ランジスタの製造工程断面図、第３図は低不純
物濃度領域の深さと酸化時間の関係を示した図である。 １・・・・半導体基板、２・・・・・ゲート酸化膜、３
・・・・・多結晶シリコンゲート、４・・・低不純物濃
度領域、６ ・高不純物濃度領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 、９ 第３図 バ）；ン、イしυ今Ｔη１ （金ン
Claims (1)
- 基板との間にゲート絶縁層をはさんで選択的に形成され
たゲート電極部をマスクとして、第１の高不純物濃度の
ンース、ドレイン領域の形成を行なう工程、前記ゲート
電極部の表面を酸化する工程、前記ゲート電極部表面の
酸化膜を除去する工程、前記酸化膜が除去された前記ゲ
ート電極部をマスクニ、第２の低不純物濃度のソース、
ドレイン領域の形成を行なう工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182144A JPS6074478A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182144A JPS6074478A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074478A true JPS6074478A (ja) | 1985-04-26 |
Family
ID=16113121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182144A Pending JPS6074478A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074478A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230378A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6230374A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 半導体装置 |
| JPS62122170A (ja) * | 1985-11-21 | 1987-06-03 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
-
1983
- 1983-09-29 JP JP58182144A patent/JPS6074478A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230378A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6230374A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 半導体装置 |
| JPS62122170A (ja) * | 1985-11-21 | 1987-06-03 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
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