JPS6074563A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6074563A JPS6074563A JP58180536A JP18053683A JPS6074563A JP S6074563 A JPS6074563 A JP S6074563A JP 58180536 A JP58180536 A JP 58180536A JP 18053683 A JP18053683 A JP 18053683A JP S6074563 A JPS6074563 A JP S6074563A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory device
- transistor
- polycrystalline silicon
- gate capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体メモリ装置の改良に関する。
従来、半導体メモリ装置例えば高抵抗負荷型スタティッ
クＲＡＭとしては、第１図に示すものが知られている。
クＲＡＭとしては、第１図に示すものが知られている。
なお、同図ではセルフ４’ターンを示すとともに、実際
のパターンでは多層構造であるが、ここではそのうち第
１の多結晶シリコンパターンとソース、ドレイン、ダー
ト（５ＤＧ）のレイアウトのみを示す。
のパターンでは多層構造であるが、ここではそのうち第
１の多結晶シリコンパターンとソース、ドレイン、ダー
ト（５ＤＧ）のレイアウトのみを示す。
図中の１〜４は、図示しないＮ型の半導体基板表面のＰ
ウェル表面に設けられたｎ中層である。ここで１，２は
夫々第１のトランジスタ５のソース、ドレインを示し、
３．４は第２のトランジスタ６のソース、ドレインを示
す。各トランジスタ５．６のソース１，３は夫々グラン
ドを接続している。前記基板上には図示しない絶縁膜を
介して第１層目の多結晶シリコンパターンからなる第１
、第２のトランジスタ５，６のダート電極７，８が設け
られているとともに、同多結晶シリコンパターンからな
るワード線（ＷＬ）９が設けられている。なお、前記ダ
ート電極７，８の夫々の先端部分は、チャネル幅方向（
矢印方向）に延出してフリンジ部ＪＯ８゜１０、を形成
している。これは、第１層目の多結晶シリコンノＪ？タ
ーンを形成時のマスク合せズレを考慮したことに起因す
る。また、１ノ〜１５は夫々ノードである。ここで、ノ
ード１ノ。
ウェル表面に設けられたｎ中層である。ここで１，２は
夫々第１のトランジスタ５のソース、ドレインを示し、
３．４は第２のトランジスタ６のソース、ドレインを示
す。各トランジスタ５．６のソース１，３は夫々グラン
ドを接続している。前記基板上には図示しない絶縁膜を
介して第１層目の多結晶シリコンパターンからなる第１
、第２のトランジスタ５，６のダート電極７，８が設け
られているとともに、同多結晶シリコンパターンからな
るワード線（ＷＬ）９が設けられている。なお、前記ダ
ート電極７，８の夫々の先端部分は、チャネル幅方向（
矢印方向）に延出してフリンジ部ＪＯ８゜１０、を形成
している。これは、第１層目の多結晶シリコンノＪ？タ
ーンを形成時のマスク合せズレを考慮したことに起因す
る。また、１ノ〜１５は夫々ノードである。ここで、ノ
ード１ノ。
１２は、図示しないビット線とのコンタクトを示す。そ
して、ノード１３．１４は、夫々第１、第２のトランジ
スタ５．６のコンタクトを示し、ノード１１は第２のト
ランジスタ名・ンタクトを示す。ノード１３，１５は第
２層目の多結晶シリコン／４’ターンによって接続され
、ノード１３．１４は第２層目の高抵抗の多結晶シリコ
ンパターンによって電源電圧に接続されている。
して、ノード１３．１４は、夫々第１、第２のトランジ
スタ５．６のコンタクトを示し、ノード１１は第２のト
ランジスタ名・ンタクトを示す。ノード１３，１５は第
２層目の多結晶シリコン／４’ターンによって接続され
、ノード１３．１４は第２層目の高抵抗の多結晶シリコ
ンパターンによって電源電圧に接続されている。
このようにして、フリツプフロツプが構成されている。
ところで、前述した構造のスタティックＲＡＭのパター
ンは対向型セルと呼ばれるもので、α粒子の入射による
電流のうち、拡散電流によるソフトエラーな防止するの
に有効である。しかしながら、第１層目の多結晶シリコ
ン・ぐターンからなるダート電極７，８の容量なＣｇと
した場合、このＣｇの大きさがソフトエラーに対して非
常に重要な影響を与える。即ち、将来、スタティックＲ
ＡＭが大容量化、微細化されるに伴なって、Ｃｇの大き
さが小さくなり、ソフトエラーが大きくなるという問題
が生ずる。
ンは対向型セルと呼ばれるもので、α粒子の入射による
電流のうち、拡散電流によるソフトエラーな防止するの
に有効である。しかしながら、第１層目の多結晶シリコ
ン・ぐターンからなるダート電極７，８の容量なＣｇと
した場合、このＣｇの大きさがソフトエラーに対して非
常に重要な影響を与える。即ち、将来、スタティックＲ
ＡＭが大容量化、微細化されるに伴なって、Ｃｇの大き
さが小さくなり、ソフトエラーが大きくなるという問題
が生ずる。
本発明は上記事情に鑑みてなされたもので、ダート電極
のパターン形状を該電極のフリンジ部のチャネル長方向
に広げることによって、ダート容量を大きくしソフトエ
ラーを減少できる半導体メモリ装置を提供することを目
的とするものである。
のパターン形状を該電極のフリンジ部のチャネル長方向
に広げることによって、ダート容量を大きくしソフトエ
ラーを減少できる半導体メモリ装置を提供することを目
的とするものである。
本発明は、設計基準により規制されるセルの中でインバ
ータ構造のそれぞれトランジスタとして必要な部分以外
に、ダート容量を有したセルパターンを設けることによ
って、具体的にはｆ−）電極のツヤターン形状を該電極
のフリンジ部のチャネル長方向に広げることによって、
前述した目的を達成することを骨子とする。
ータ構造のそれぞれトランジスタとして必要な部分以外
に、ダート容量を有したセルパターンを設けることによ
って、具体的にはｆ−）電極のツヤターン形状を該電極
のフリンジ部のチャネル長方向に広げることによって、
前述した目的を達成することを骨子とする。
以下、本発明の一実施例に係る高抵抗負荷型スタティッ
クＲＡＭについて第２図を参照して説明する。なお、第
１図の従来のスタティックＲＡＭと同部材のものは同符
号を用いて要点のみを説明する。
クＲＡＭについて第２図を参照して説明する。なお、第
１図の従来のスタティックＲＡＭと同部材のものは同符
号を用いて要点のみを説明する。
即ち、第１層目の多結晶シリコンノｆターンからなる第
１、第２のトランジスタ５，６の夫々のｃ−ト電極２１
＋ ２２のパターン形状は、該電極２１．２２のフリ
ンジ部１０．，１０２をチャネル長方向の両側に広げた
ようになっている。なお、前記／？ターン形状の広がり
は、多層構造の全層の設計基準で規制されるセルサイズ
内に限られる。
１、第２のトランジスタ５，６の夫々のｃ−ト電極２１
＋ ２２のパターン形状は、該電極２１．２２のフリ
ンジ部１０．，１０２をチャネル長方向の両側に広げた
ようになっている。なお、前記／？ターン形状の広がり
は、多層構造の全層の設計基準で規制されるセルサイズ
内に限られる。
しか′して、本発明によれば、第１、第２のトランジス
タ５．６の夫々のデート電極２ノ。
タ５．６の夫々のデート電極２ノ。
２２のパターン形状が、該電極２１．２２のフリンジ部
１０１．１０□をチャネル長方向の両側に広げたように
なっているため、各トランジスタ５．６のソース２３．
２４を従来と比べ広くでき、もってダート容ｔｃｇを大
きくすることができる。したがって、ソフトエラーな減
少することができる。一般に、スタティックＲＡＭの電
荷量とソフトエラーレートとの関係は、第３図に示す通
りとなる。なお、電荷量は電源電圧を一定にするとＣｇ
と比例関係にあり、もってＣｇを大きくしてソフトエラ
ーレートを減少させることができる。例えば、第３図に
おいて、従来電荷量がＡ点であるのに対し、本発明では
Ｂ点になり、ソフトエラーレートが減少する。
１０１．１０□をチャネル長方向の両側に広げたように
なっているため、各トランジスタ５．６のソース２３．
２４を従来と比べ広くでき、もってダート容ｔｃｇを大
きくすることができる。したがって、ソフトエラーな減
少することができる。一般に、スタティックＲＡＭの電
荷量とソフトエラーレートとの関係は、第３図に示す通
りとなる。なお、電荷量は電源電圧を一定にするとＣｇ
と比例関係にあり、もってＣｇを大きくしてソフトエラ
ーレートを減少させることができる。例えば、第３図に
おいて、従来電荷量がＡ点であるのに対し、本発明では
Ｂ点になり、ソフトエラーレートが減少する。
従って、本発明に係るスタティックＲＡＭが従来のそれ
と比べ優れていることが確認できる。
と比べ優れていることが確認できる。
なお、上記実施例では、高抵抗負荷型スタティックＲＡ
Ｍに適用した場合について述べたが、これに限らず、例
えば６トランジスタをもったセルを有するスタティック
ＲＡＭ等にも同様に適用できる。
Ｍに適用した場合について述べたが、これに限らず、例
えば６トランジスタをもったセルを有するスタティック
ＲＡＭ等にも同様に適用できる。
以上詳述した如く本発明によれば、ソフトエラーを減少
し得る高抵抗負荷型スタティックＲＡＭ等信頼性の高い
半導体メモリ装置を提供できるものである。
し得る高抵抗負荷型スタティックＲＡＭ等信頼性の高い
半導体メモリ装置を提供できるものである。
第１図は従来の高抵抗負荷型スタティックＲＡＭの平面
図、第２図り本発明の一実施例に係る高抵抗負荷型スタ
ティックＲＡＭの平面図、第３図は第２図のスタティッ
クＲＡＭにおける電荷量とソフトエラーレートとの関係
を示す特性図である。 ２．４・・・ドレイン（ｎ土層）、５，６・・・トラン
ジスタ、 −９・・・ワード線 （ＷＬ）、１ｏ１ 、ｉｏ、・・・フリンジ部、１１〜
１５・・・ノ９２４・・・ソース（ｎ十層５゛出願人代
理人 弁理士 鈴 圧式 彦 ・ ２、ｉ第１図 （携Ｃ−←ニーにへ） ５Ｃｆ６
図、第２図り本発明の一実施例に係る高抵抗負荷型スタ
ティックＲＡＭの平面図、第３図は第２図のスタティッ
クＲＡＭにおける電荷量とソフトエラーレートとの関係
を示す特性図である。 ２．４・・・ドレイン（ｎ土層）、５，６・・・トラン
ジスタ、 −９・・・ワード線 （ＷＬ）、１ｏ１ 、ｉｏ、・・・フリンジ部、１１〜
１５・・・ノ９２４・・・ソース（ｎ十層５゛出願人代
理人 弁理士 鈴 圧式 彦 ・ ２、ｉ第１図 （携Ｃ−←ニーにへ） ５Ｃｆ６
Claims (4)
- （１）半導体基板上に設けられたインバータ構造の回路
を複数備え、それぞれの回路トランジスタの入出力を互
いに交差接続させた構造を有する半導体メモリ装置にお
いて、設計基準により規制されるセルの中でインバータ
構造のそれぞれのトランジスタとして必要な部分以外に
、ダート容量を有したセルパターンを設けたことを特徴
とする半導体メモリ装置。 - （２） インバータ構造に、纜′１７，４ｖＯＮ ｔｙ
ｐｅ ）ランジスタを負荷として用いることを特徴とす
る特許請求の範囲第１項記載の半導体メモリ装置。 - （３） インバータ構造に高抵抗負荷を用いたことを特
徴とする特許請求の範囲第１項記載の半導体メモリ装置 - （４） インバータ構造な相補型ＭＯ８構造としたこと
を特徴とする特許請求の範囲第１項記歓の半導体メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180536A JPS6074563A (ja) | 1983-09-30 | 1983-09-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180536A JPS6074563A (ja) | 1983-09-30 | 1983-09-30 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074563A true JPS6074563A (ja) | 1985-04-26 |
Family
ID=16084977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180536A Pending JPS6074563A (ja) | 1983-09-30 | 1983-09-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276254A (ja) * | 1985-05-30 | 1986-12-06 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148398A (en) * | 1977-05-31 | 1978-12-23 | Texas Instruments Inc | Mos ic device |
| JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
-
1983
- 1983-09-30 JP JP58180536A patent/JPS6074563A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148398A (en) * | 1977-05-31 | 1978-12-23 | Texas Instruments Inc | Mos ic device |
| JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276254A (ja) * | 1985-05-30 | 1986-12-06 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
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