JPS6074646A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明に半導体集積回路装置に係ｐ１特に相補型ＭＩＳ
）ランジスタを用いて構成されるゲートアレイ型子導体
大規模集積回路装置に関する。

（ｂ）　技術の背景 大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著るしい今日、製造コスｌ低減し、且つ製造期間
全短縮するために、マスクスライス（ｍａｓｔｅｒ　ｍ
ｔｉｃｅＪ方式による大規模集積回路の製造が注目をあ
びている。

マスタスライス方式とは、一つの半導体チップ中に基本
索子集合（通常複数のトランジスタや抵抗からなる基本
回路でベーシック・セル等と称する）を、予め大倉に整
列形成しておき、開発品種に応じて準備し九配線マスク
を用いて上記ベージ、り命セル間を結合して所望の電気
回路動作を有する大規模集積回路を完成させる方法であ
る。このマスクスライス方式によれば、上記ベーシック
中セルに予め大量に形成されているので、品種開発の要
望が生じた時点で配線用のマスクのみ金作ればよく、従
って開発期間は大幅に短縮される。又ベーシック・セル
は種々の大規模集積回路に共通して使用可能であるから
開発コストも低減される。

又この方式に於てにベーシック・セルの配置が標準化さ
れるので電子計算機による自動配置配線処理が有効に採
用され得る〇 このように半導体チップ上にベーシック−セルを標準化
され友パターンで整列配置し次ものをゲートアレーと称
する。

このゲートアレーに於て、特に多用されるのに、消費電
力が小さく、そのため集積度の向上が簡単に行えるとい
う利点を持つ相補型ＭＩＳ　）ランジスタによって、ベ
ーシック−セルを形成し文相補屋ＭＩＳゲートアレー（
通常代表してＣＭＯＳゲートアレーと呼ばれる）である
。

（０）　従来技術と問題点 第１図ば相補型ＭＩＳゲートアレーに使用される一般的
なベーシック・セルの等価回路図を示したものである。

該ベーシック拳セルは２個のｐチャネル型ＭＩＳ）ラン
ジスタＴＬ、ＴＲ，と、２個のｎチャネル型ＭＩＳ）ラ
ンジスタＴ　Ｒ，Ｔ　Ｒ，からなる。そして同一チャネ
ル同士のトランジス□りは、そのソース又はドレインの
一方金共臂し、加えて異なるチャネル同士の２組のトラ
ンジスタ対にゲートが共通接続されてなっている。

第２図に第１図に示したベーシック・セルの回路構成を
実現する不純物導入領域パターンとゲート電極パターン
を示した平面図で、図中１に例えば多結晶シリコン（ポ
リ８１）よりなる第１のゲート電極配緋層、２は同じく
ポリＳｔよりなる第２のゲート電極配線層、３，４．５
はｎチャネル型トランジスタのソース及びドレイン領域
となるｎ＋型領領域なるｎ＋型領領域６，７．８にｐチ
ャネル型トランジスタのソース及びドレイン領域となる
Ｐ＋型領域、９は島状２ｍ領域（ｐ型ウェル）、１０は
ｎ型Ｓｊ基板全示している〇 ３− ［ＣＭＯＳゲートアレーに於ては、上記のようなベーシ
ック・セルが１個の半導体チップ上に横方向配線用の空
領域及び縦方向配線用の空領域を挾んで縦横に整列配置
される。第３図は該ＣＭＯＳゲートアレーに於けるベー
ク、り・セルの配列を示し友もので、図中１１にベーシ
ック・セル、１２は横方向配線（形成）用空領域、１３
に縦方向配ベーシックΦセルの列は横方向に数十列必要
に応じて配置される０又通常横方向配線用空領域１２μ
配線が１〜４本程度設けられるような幅に形成され、縦
方向配線用空領域１３μ配線が１０数〜数１０本程度設
けられるような幅に形成される０そして＋［ＣＭＯＳゲ
ートアレーに於すばｎチャネル型トランジスタとｐチャ
ネル型トランジスタが接近して配設されるベークツク嗜
セルの同郡に於て、ＣＭＯ８％有のラッチアップ現象が
起きるのを抑制する几めに、各ベーシック・セル間の横
方向配線用空領域内に該ベーシック・セルに沿つ４− て基板及びウェルに対するコンタクト拡散領域を形成し
、該ｐチャネル型トランジスタの形成される例えばｎ型
基板のコンタクト拡散領域が高電位の電源配線層ＶＤＤ
に、ｎチャネル型トランジスタの形成されるｐ型ウェル
のコンタクト拡散領域が低電位の電源配線層Ｖａｓにそ
れぞれ接続される。

この状態を模式的に示し比のが第４図で、図中９はｐ型
ウェル、１０はｎ型Ｓｔ基板、ｌｉｔ；［、ベーシック
・セル、１２は横方向配線用空領域、１３は縦方向配線
用空領域、１４にｐ＋型ツクエル用コンタクト拡散領域
１５ｒ１．ｒＬ＋型基板用コンタクト拡散領域、ｖＤＤ
ニ高電位の電源配線層％ＶｌｌＩは低電位の電源配線層
、Ｘ印にオーミック接触部全表わしている。

ここで０ＭＯ８に於いてｔｒｙ、ｐＭＯ８ＫＶｏｎ電位
ｔ″ｎＭｏ　Ｓ　ＫＶｓｓ電位付与した時、ｎＭＯ８側
のＰ−基板には寄生ｐｎｐトランジスタＴ！が形成され
る〇又その他の端子間には寄生抵抗が存在する。同図に
示し女、寄生素子を介した電流パスから明らがなように
、これら寄生素子はサイリスタを構成している。ラッチ
アップ現象（１１，このサイリスク動作による。即ち今
、外部端子又は内部回路端子Ｐに接続され′ｆ？、、ｎ
＋ノーから比較的大きな雑音電流ＩＮが流入し之とする
とＴＩｒ、￥ＯＮ状態とな、！１１、ＶＤｎ端子から寄
生抵抗Ｒ２，ＲｈＲ＋′ｆ！：、介シテｖ８１１端子Ｋ
ｉｔ流が流れＮ　Ｒ１＋　Ｒｓ両端の電圧がＴ、のベー
ス電圧より高くカリ、Ｔ、がＯＮ状態になる。この時Ｔ
、金介してＴ１のベース電流が流れ、ＴＩをよｔ）ＯＮ
領域にする。この結果Ｔ１とＴ２からなるループに正帰
還がかかり、ここに構成されているサイリス了が低抵抗
状態になる。従って大きな雑音ＹＬ流が瞬間的に注入さ
れれば、常時雑音電流がなくても電源間に大電流が流れ
る。このラッチアップによる異常電流はいったん電源を
切ると止１り、再び電源を元の状態に戻せば正常に復す
るが、電源を切らないでその１ま放置丁れば配線の断線
、素子の破壊等を引き起こす。

ラッチアップ現象というのは上記のような現象であるが
、この現象ば０ＭＯ８が微細化されアレーが高集積化さ
れると％に起こり易くなる。これは微細化高集積化によ
ってを生ｐｎｐ　）ランリスクが発生しやすくなり、且
つ多くのゲートが同時にスイッチングする機会゛が生じ
雑音レベルが高くなることによる。

このようなラッチアップ現象を抑制するには基板及びウ
ェルの抵抗を下げ、前記寄生抵抗の値を小さくすること
が有効であり、そのため前述し几ようにｐチャネル型ト
ランジスタ及びｎチャネル型トランジスタの近傍即ちｍ
ＣＭＯＳゲートアレーに於ける横方同配線用窒領域に前
記Ｍ４図に示すよりなｎ＋＋基板用コンタクト拡散領域
１５及びｐ＋型タウエル用コンタクト拡散領域１４設け
られるＯ 又ラッテアップ現象を防止するにばｐチャネル型トラン
ジスタとｎチャネル型トランジスタ全遠く離して形成す
ることも有効であり、従来のＣＭ−ＯＳアレーに於てに
縦方向配線用の空領域が、前述しｌζように配線が１０
数不〜数１０不程度形成できるような広い幅に形成され
ていたので、セル列間のラッチアップ現象は問題にする
必要がなが７− り几Ｏ Ｌ　１−　Ｌ　該ベーシック−セルを用いて大型回路が
形成される場合等には、最近縦方向配線用空領域（第３
図１３）の幅（セル列間隔）全狭くして集積度の向上を
図る傾向がでて米ている。

このような場合縦方向配線用空領域を挾んでｐチャネル
型トランジスタとｎチャネル凰トランジスタが対向して
配設される従来構造に於てに、セル列間のラッチアップ
現象が問題になって来る。

（ｄ）　発明の目的 不発８Ａｒｒ、ＣＭＯＳゲートアレーに於けるベーシッ
ク・セル列間のラッチアップ現ｉｔ−防止する構造を提
供するものであり、これによってＣＭＯＳゲートアレー
を更に高集積化することを目的としている。

（ｅ）　発明の構成 即ち本発明に半導体乗積回路装置に於て、ソース領域あ
るいにドレイン領域を共有する２個の一導電型チャネル
ＭＩＳ）ランリスクと、ソース領域あるいはドレイン領
域全共有する２個の反対導８− 電型ＭＩＳ　）ランリスクを有し、該−導電型チャネル
ＭＩＳトランジスタに於ける一方のトランジスタのゲー
ト電極と該反対導電型チャネルＭＩＳトランジスタに於
ける一方のトランジスタのゲート電極とが共通接続され
、該−導電型チャネルＭＩＳ）ランリスクに於ける他方
のトランジスタのゲート電極と該反対導ｔｍチャネルＭ
ＩＳ　）ランリスクに於ける他方のトランジスタのゲー
ト電極とが共通接続され几相補型ＭＩＳ）ランリスクよ
りなる基本素子乗合が、縦方向配線形成用の空領域及び
横方向配線形成用の空領域を挾んで縦横に整列配設され
之アレー構造ｔ−Ｖｌ、、該基本素子乗合が縦方向配線
形成用の空領域を挾んで同ＳＳ＊型チャネルＭＩＳ　）
ランリスク同士向き合うよりに配置されてなることを特
徴とする。

（ｆ）　発明の実施例 以下本発明ｔ−実施例について、第６図及び第７図を用
いて説明する。ここで第６図に一実施例に於ける不純物
導入パターンとゲート電極パターンを示す上面図ピ）及
びそのＡ−Ａ矢視断面図（０）、Ｂ−Ｂ矢視断面図ｒｉ
、ｃ−Ｃ矢視断面図に）、Ｄ−Ｄ矢視断面図（ホ）で、
ＷＪ７図に一実施例に於ける要部を示すチップ上面模式
図である。

本発明に係るＣＭＯＳゲートアレーを構成する基本素子
集合（ベーシック・セル２の等価回路に第１図に示し几
従来のＣＭＯＳゲートアレーに於けるものと変シがない
。

不発明に係るＣＭＯＳゲートアレーが従来と異なる点は
、前記発明の構成に示し皮ように、ベージ、り・セルを
縦方向配線用空領域を挾んで同種チャネル型トランジス
タ同士が向き合うように形成することによって、一つの
ベーシック−セル列に配設されている一導電型チャネル
ＭＩＳトランジスタと、隣接するベーシック・セリ列に
配設されている反対４ｖＬ型チヤネルＭＩＳ）ランジン
タと０間即ちセル列間に発生してい友ラッチアップ現象
を防止したことにある。そしてそのためにば例えばｎ型
シリコン（Ｓｔ）基板面に、従来の２倍程度の幅を有す
る帯状のｐ型ウェルが従来の２倍程度の間隔で並んで配
設される。

第６図ケフ、（ロ）、ｅｌ、に）、（ホ）に一実施例の
上面及びＡ−Ａ矢視断面図、Ｂ−Ｂ矢視断面図、Ｃ−Ｃ
矢視断面図、Ｄ−Ｄ矢視断面図を示したもので、図中１
は例えは多結晶シリコン（ポリｓＢよりなる第１のゲー
ト電極配線層、２μ同じくポリＳ１よりなる第２のゲー
ト電極配線層、３．４．５はｎチャネル型トランジスタ
のソース成るいにドレイン領域となるｎ＋型領領域ａ、
７，８ｒｃｐチヤネル型トランジスタのソース成るいに
ドレインとなるｐ＋型領領域９ばｎチャネル型トランジ
スタ（第１図のＴＲ３，ＴＲ＆）が形成されるｐ凰つェ
ル、１０ばｐチャネル型トランジスｐ（第１図のＴ＆　
−ＴＲＪが形成されるｎ型Ｓ１基板、１１は第１図に示
し九回路構成金有するベーシック・セル、１２に横方向
配線用空領域、１３に縦方向配線用空領域、１４はｐ−
型ウェル用コンタクト拡散領域、１５はｎ＋＋基板用コ
ンタクト拡散領域、１６に分離酸化膜、１７にゲート酸
化膜、Ｉ）−ＭＯ８ばｐチャネルトランジスタ、ｎ　−
ＭＯＳ　ｒＪ、　ｎチャネル型トランジスタである。な
お上記各ｐ１型ウェル用コンタクト＝１１− 拡散領域１４上には図示しない低電位の電源配線（Ｖｓ
ｓ）が接続され、又各？型基板用コンタクト拡散領域上
にに図示しない高電位の電源配線（Ｖｏｎ）が接続され
、これらコンタクト拡散領域によってベーシック・セル
内部に於けるラッチアップ現象が抑制される。

この図に示すように本発明の構造に於ては、縦方向の配
線用空領域１３を挾んで各セル列に於けるｎチャネル型
トランジスタ（ｎ−ＭＯＢ）同士若しくはｐチャネル型
トランジスタ（ｐ−ＭＯ８）同士が対向して配設される
。従って各セル列間隔を狭ばめてもセル列間に第５図を
用いて説明したよ配線本数に見合っ次最小幅若しくは分
離が可能な最小幅につめてセル列を配設することができ
るの一１’、９０Ｍ０Ｓゲートアレーの集積度は同上す
る〇なお本発明の構造金有するＣＭＯＳゲートアレーを
製造するに際して、パターンが従来と変るだけで、製造
方法は従来と変らない０即ちｎ型Ｓｔ１２一 基板１０面にイオン注入法等によ５ｐ型ウエル９を形成
し、選択酸化法で分離酸化膜１６を形成し、化学気相成
長法によりポリＳｉ層を形成し通常のりソグラフィ技術
によりパターンニングを行ってポリＳ１ゲート電極配線
層１．２を形成し、選択イオン注入によシ例えば先ずｐ
チャネル型トランン、装及びｐ＋型タウエル用コンタク
ト拡散領域１４形成し、次いで更に選択トオン注入にょ
ｐｎチそして該コンタクト拡散領域１４，１５に対する
電源配線の接続は、該主面上に層間絶縁膜全形成し、そ
の上に縦方向配＃３！を形成する際該層間絶縁膜に設け
′ｆｃ′ｉ！極悪ヲ介して行われる。

第７図区上記実施例に係るＣＭＯＳゲートアレーのテッ
グ上面を示した模式図である。図中θμ型型上エル用コ
ンタクト拡散領域１５はｎ＋型基板用コンタクト拡散領
域、３１に外部とのインタフェース回路形成領域で３２
は入出力電極パッドである。なお同図に於いて該ゲート
アレー内部の回路配線は省略しである。

（ｇ）　発明の詳細 な説明したように本発明によれば、相補捜ＭＩｓゲート
アレーに於ける（縦方向配線用空領域を挾む）セル列間
のラッチアップ現象に完全に防止されるので、該ゲート
アレーの性能を損なわずに縦方向配線用空領域の幅を配
線に必要な最小幅、更には分離が可能な最小幅に縮小す
ることができるＯ 従って本発明は相補型ＭＩＳゲートアレーの集積度向上
に対して極めて有効である。

【図面の簡単な説明】

第１図μ相補型ＭＩＳゲートアレーに使用されるベーシ
ック・セルの等価回路図、第２図μ上記ヘーシ、り・セ
ルの不純物導入領域パターンとゲート電極パターンを示
す平面図、第３図は相補屋ＭＩＳゲートアレーに於ける
ベーシック・セルの配列図、第４図区従来すラッチアッ
プ現象抑制構造の説明図、第５図はラッチアップ現象の
説明図、第６図は不発明の一実施例に於ける不純物導入
パターンとゲート電極パターンを示す上面図（イ）ＳＡ
−Ａ矢視断面図幹）、Ｂ−Ｂ矢視断面図（−沢Ｃ−Ｃ矢
視断面図に）、Ｄ−Ｄ矢視断面図（ホ）で、第７図は同
一実施例に於ける蚤部全示すテッグ上面俟式囚である。 図に於いて、１及び２はゲート電極配線層、３゜４．５
ｉｎチヤネル型トランジスタのソース成るいはドレイン
領域となるｎ−型領域、６，７．８　ばｐチャネル型ト
ランジスタのソース成るいはドレインとなるｐ＋型領領
域９はｐ型ウェル、１０ｇｎ型シリコン基板、１１にベ
ーシック・セル、１２に横方向配線用空領域、１３に縦
方向配線用空領域、１４１’ｊｐ＋型ウエル用コンタク
ト拡散領域、１５ばｎ＋型基板用コンククト払散領域、
１６μ分離酸化膜、１７はゲート酸化膜を示す。 本！酊 寮２酊 巖３η ′＃４閃

Claims (1)

【特許請求の範囲】
1. ソース領域あるいにドレイン領域を共有する２個の−４
   電型チヤネルＭＩＤ）ランジスタと、ソース領域あるい
   はドレイン領域を共Ｍする２個の反対導電量ＭＩＳ）ラ
   ンジスタｔ−有し、該−導電型チャネルＭＩＳ）ランジ
   スタに於ける一方のトランジスタのゲート電極と該反対
   導電量チャネルＭＩＳトランジスタに於ける一方のトラ
   ンジスタのゲート電極とが共通接続され、咳−導電型チ
   ャネルＭＩＳ）ランジスタに於ける他方のトランジスタ
   のゲート電極と咳反対導電型チャネルＭＩＳトランジス
   タに於ける他方のトランジスタのゲート電極とが共通接
   続され７を相補型ＭＩＳ）ランジスタよりなる基本索子
   集合が、縦方向配線形成用の空領域及び横方向配線形成
   用の空領域を挾んで縦横に整列配設され九アレー構造金
   有し、該基本索子集合が縦方向配線形成用の空領域金挾
   んで同種導電型チャネルＭｉｓ）ランジスタ同士向き合
   うように配置されてなることを特徴とする半導体集積回
   路装置。