JPS6074702A - デイジタル電圧制御発振器 - Google Patents
デイジタル電圧制御発振器Info
- Publication number
- JPS6074702A JPS6074702A JP58180585A JP18058583A JPS6074702A JP S6074702 A JPS6074702 A JP S6074702A JP 58180585 A JP58180585 A JP 58180585A JP 18058583 A JP18058583 A JP 18058583A JP S6074702 A JPS6074702 A JP S6074702A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- sine wave
- converter
- adder circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ディジタル制御電圧で発振周波数を制御する
ことができるディジタル電圧制御発振器に関するもので
ある。
ことができるディジタル電圧制御発振器に関するもので
ある。
従来技術と問題点
従来の電圧制御発振器は、例えばコイルと可変容量ダイ
オードとにより共振回路を構成し、アナログ制御電圧を
可変容量ダイオードに印加して、発振周波数を制御する
ものであった。このような電圧制御発振器は、位相同期
回路（ＰＬＬ）や搬送波再生回路等に使用されており、
フィードバック系によりアナログ制御電圧が電圧制御発
振器に加えられ、所定の発振周波数の出力が得られるも
のであった。しかし、単独の発振器として使用する場合
は、アナログ制御電圧の安定化を図る必要があり、所望
の発振周波数の出力を得る為には、アナログ制御電圧の
安定化の構成が複雑となる欠点があった。
オードとにより共振回路を構成し、アナログ制御電圧を
可変容量ダイオードに印加して、発振周波数を制御する
ものであった。このような電圧制御発振器は、位相同期
回路（ＰＬＬ）や搬送波再生回路等に使用されており、
フィードバック系によりアナログ制御電圧が電圧制御発
振器に加えられ、所定の発振周波数の出力が得られるも
のであった。しかし、単独の発振器として使用する場合
は、アナログ制御電圧の安定化を図る必要があり、所望
の発振周波数の出力を得る為には、アナログ制御電圧の
安定化の構成が複雑となる欠点があった。
発明の目的
本発明は、アナログ制御電圧により所望の発振周波数の
出力を安定に得ることができるようにすることを目的と
するものである。
出力を安定に得ることができるようにすることを目的と
するものである。
発明の構成
本発明は、加算出力を１タイミング遅延させる手段を介
した加算出力と入力ディジタル電圧とを加算して鋸歯状
波ディジタル信号を出力する加算回路と、正弦波変換器
とからなり、該正弦波変換器は、前記加算回路の加算出
力の鋸歯状波ディジクル信号をアドレス信号として正弦
波データを読出すメモリと、該メモリから読出した正弦
波データをアナログ正弦波信号に変換するＤＡ変換器と
から構成されているものであり、以下実施例について詳
細に説明する。
した加算出力と入力ディジタル電圧とを加算して鋸歯状
波ディジタル信号を出力する加算回路と、正弦波変換器
とからなり、該正弦波変換器は、前記加算回路の加算出
力の鋸歯状波ディジクル信号をアドレス信号として正弦
波データを読出すメモリと、該メモリから読出した正弦
波データをアナログ正弦波信号に変換するＤＡ変換器と
から構成されているものであり、以下実施例について詳
細に説明する。
発明の実施例
第１図は、本発明の原理説明図であり、■は加算回路、
２は１タイミングの時間Ｔの遅延回路、３は正弦波変換
回路である。入力ディジタル電圧ｖ （ｎＴ）が加算回
路１に加えられると、加算回路１の出力φ（ｎＴ）は、
遅延回路２により時間Ｔだけ遅延された加算回路１の出
力、即ち１タイミング前の加算出力φ（（ｎ−１）Ｔ）
と加算されたものとなる。従って、加算出力は時間の経
過と共に増加し、加算回路１のビット構成に対応したオ
ーバフロー状態となると、加算出力は０又は０に近い値
となり、加算出力は、入力ディジタル電圧ｖ （ｎＴ）
に対応した傾斜の鋸歯状波ディジタル信号となる。
２は１タイミングの時間Ｔの遅延回路、３は正弦波変換
回路である。入力ディジタル電圧ｖ （ｎＴ）が加算回
路１に加えられると、加算回路１の出力φ（ｎＴ）は、
遅延回路２により時間Ｔだけ遅延された加算回路１の出
力、即ち１タイミング前の加算出力φ（（ｎ−１）Ｔ）
と加算されたものとなる。従って、加算出力は時間の経
過と共に増加し、加算回路１のビット構成に対応したオ
ーバフロー状態となると、加算出力は０又は０に近い値
となり、加算出力は、入力ディジタル電圧ｖ （ｎＴ）
に対応した傾斜の鋸歯状波ディジタル信号となる。
正弦波変換回路３は、メモリとＤＡ変換器とを含み、鋸
歯状波ディジタル信号をアドレス信号としてメモリがア
クセスされ、正弦波データが読出される。この正弦波デ
ータはＤＡ変換器によりアナログの正弦波信号に変換さ
れる。
歯状波ディジタル信号をアドレス信号としてメモリがア
クセスされ、正弦波データが読出される。この正弦波デ
ータはＤＡ変換器によりアナログの正弦波信号に変換さ
れる。
加算回路１が例えば８ビツト構成で、入力ディジタル電
圧ｖ （ｎＴ）を加算して２５６となると、オーバフロ
ーにより０となる場合、成る入力ディジタル電圧により
、加算回路ｌの出力が第２図の（ａｌの実線ａに示すよ
うに周期Ｔ１の鋸歯状波ディジタル信号となったとする
と、正弦波変換回路３により（ｂｌに示す周期Ｔ１の正
弦波信号に変換される。即ち鋸歯状波ディジタル信号が
０〜１２７の時は正極性の正弦波データがメモリから読
出され、１２８〜２５６の時は負極性の正弦波データが
読出され、０及び１２８の時正弦波データは０レベルを
示すものとなる。この読出された正弦波データがＤＡ変
換器によりアナログ正弦波信号に変換されるものである
。又入力ディジタル電圧を更に大きくすると、加算回路
ｌの出力は短い時間に２５６となるので、例えば鎖線す
に示すように、周期Ｔ２の鋸歯状波ディジクル信号とな
る。従って正弦波変換回路３により（Ｃ１に示すように
周期Ｔ２の正弦波信号に変換される。
圧ｖ （ｎＴ）を加算して２５６となると、オーバフロ
ーにより０となる場合、成る入力ディジタル電圧により
、加算回路ｌの出力が第２図の（ａｌの実線ａに示すよ
うに周期Ｔ１の鋸歯状波ディジタル信号となったとする
と、正弦波変換回路３により（ｂｌに示す周期Ｔ１の正
弦波信号に変換される。即ち鋸歯状波ディジタル信号が
０〜１２７の時は正極性の正弦波データがメモリから読
出され、１２８〜２５６の時は負極性の正弦波データが
読出され、０及び１２８の時正弦波データは０レベルを
示すものとなる。この読出された正弦波データがＤＡ変
換器によりアナログ正弦波信号に変換されるものである
。又入力ディジタル電圧を更に大きくすると、加算回路
ｌの出力は短い時間に２５６となるので、例えば鎖線す
に示すように、周期Ｔ２の鋸歯状波ディジクル信号とな
る。従って正弦波変換回路３により（Ｃ１に示すように
周期Ｔ２の正弦波信号に変換される。
鋸歯状波ディジタル信号の傾斜は、入力ディジタル電圧
が大きければ大きい程急になるから、周期が短くなる。
が大きければ大きい程急になるから、周期が短くなる。
従って、入力ディジタル電圧を大きくすることにより、
正弦波信号の周波数を高くすることができる。反対に入
力ディジタル電圧を小さくすると、正弦波信号の周波数
は低くなる。
正弦波信号の周波数を高くすることができる。反対に入
力ディジタル電圧を小さくすると、正弦波信号の周波数
は低くなる。
即ち入力ディジタル電圧により出力正弦波周波数を制御
することができるものとなる。
することができるものとなる。
第３図は、本発明の実施例のブロック図であり、加算回
路ＡＤＤには入力ディジタル電圧ＤＶとフリップフロッ
プ群ＤＦＦの出力とが入力されて、クロック信号ＣＬＫ
のタイミング毎に加算される。加算出力はメモリＲＯＭ
のアドレス信号となると共に、フリップフロップ群ＤＦ
Ｆに入力されて、次の加算入力となる。フリップフロッ
プ群ＤＦＦは、加算回路ＡＤＤのビット構成に対応した
フリップフロップからなるものであり、クロック信号Ｃ
ＬＫによる１タイミングの遅延を加算出力に与えて、加
算回路ＡＤＤへ加えるものである。
路ＡＤＤには入力ディジタル電圧ＤＶとフリップフロッ
プ群ＤＦＦの出力とが入力されて、クロック信号ＣＬＫ
のタイミング毎に加算される。加算出力はメモリＲＯＭ
のアドレス信号となると共に、フリップフロップ群ＤＦ
Ｆに入力されて、次の加算入力となる。フリップフロッ
プ群ＤＦＦは、加算回路ＡＤＤのビット構成に対応した
フリップフロップからなるものであり、クロック信号Ｃ
ＬＫによる１タイミングの遅延を加算出力に与えて、加
算回路ＡＤＤへ加えるものである。
又メモリＲＯＭには正弦波データが格納されており、換
算出力の鋸歯状波ディジタル信号をアドレスとしてメモ
リＲＯＭから読出された正弦波データはＤＡ変換器ＤＡ
Ｃに加えられ、アナログ正弦波信号に変換され、ローパ
スフィルタＬＰＦにより正弦波データのステップによる
高調波成分が除去されて、正弦波信号ＳＩＮが出力され
る。
算出力の鋸歯状波ディジタル信号をアドレスとしてメモ
リＲＯＭから読出された正弦波データはＤＡ変換器ＤＡ
Ｃに加えられ、アナログ正弦波信号に変換され、ローパ
スフィルタＬＰＦにより正弦波データのステップによる
高調波成分が除去されて、正弦波信号ＳＩＮが出力され
る。
入力ディジタル電圧ＤＶは、任意の値に設定することが
できるので、その入力ディジタル電圧に対応した周波数
の正弦波信号ＳＩＮを安定に出力することができる。
できるので、その入力ディジタル電圧に対応した周波数
の正弦波信号ＳＩＮを安定に出力することができる。
前述の電圧制御発振器は、例えばＦＳＫ、ＰＳＫ等の変
調回路に適用することも可能であり、入力ディジタル電
圧を基準周波数とする値に設定し、それに変調入力ディ
ジタル信号を加算して加算回路ＡＤＤに入力ずれば、Ｆ
ＳＫ、ＰＳＫ信号を出力することができる。
調回路に適用することも可能であり、入力ディジタル電
圧を基準周波数とする値に設定し、それに変調入力ディ
ジタル信号を加算して加算回路ＡＤＤに入力ずれば、Ｆ
ＳＫ、ＰＳＫ信号を出力することができる。
発明の詳細
な説明したように、本発明は、加算回路１゜ＡＤＤと、
遅延回路２やフリップフロップ群ＤＦＦ等の加算出力を
１タイミング遅延させる手段と、メモリＲＯＭ、ＤＡ変
換器ＤＡＣを含む正弦波変換回路３とを備え、入力ディ
ジタル電圧と、１タイミング前の加算出力とを加算回路
で加算して、鋸歯状波ディジタル信号を出力し、この鋸
歯状波ディジタル信号をメモリＲＯＭのアドレス信号と
して正弦波データを読出し、その正弦波データをＤＡ変
換器ＤＡＣによりアナログ正弦波信号に変換するもので
あり、ディジタル回路で構成されるものであるから、簡
単な構成で安定動作を行わせることができる利点がある
。従って、単独の発振器としても使用することができ、
又各種の回路に適用することも勿論可能である。又発振
周波数範囲は従来のアナログ電圧制御発振器に比較して
広くすることが容品である。
遅延回路２やフリップフロップ群ＤＦＦ等の加算出力を
１タイミング遅延させる手段と、メモリＲＯＭ、ＤＡ変
換器ＤＡＣを含む正弦波変換回路３とを備え、入力ディ
ジタル電圧と、１タイミング前の加算出力とを加算回路
で加算して、鋸歯状波ディジタル信号を出力し、この鋸
歯状波ディジタル信号をメモリＲＯＭのアドレス信号と
して正弦波データを読出し、その正弦波データをＤＡ変
換器ＤＡＣによりアナログ正弦波信号に変換するもので
あり、ディジタル回路で構成されるものであるから、簡
単な構成で安定動作を行わせることができる利点がある
。従って、単独の発振器としても使用することができ、
又各種の回路に適用することも勿論可能である。又発振
周波数範囲は従来のアナログ電圧制御発振器に比較して
広くすることが容品である。
第１図は本発明の原理説明図、第２図は本発明の実施例
の動作説明図、第３図は本発明の実施例のブロック図で
ある。 １、は加算回路、２は遅延回路、３は正弦波変換回路、
ＡＤＤは加算回路、ＤＦＦはフリップフロップ群、ＲＯ
Ｍはメモリ、ＤＡＣはＤＡ変換器、ＬＰＦはローパスフ
ィルタ、Ｄｖは入力ディジタル電圧、ＣＬＫはクロック
信号、ＳＩＮは正弦波信号である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 姥 １ 図 第２図 第３図 ＦＦ
の動作説明図、第３図は本発明の実施例のブロック図で
ある。 １、は加算回路、２は遅延回路、３は正弦波変換回路、
ＡＤＤは加算回路、ＤＦＦはフリップフロップ群、ＲＯ
Ｍはメモリ、ＤＡＣはＤＡ変換器、ＬＰＦはローパスフ
ィルタ、Ｄｖは入力ディジタル電圧、ＣＬＫはクロック
信号、ＳＩＮは正弦波信号である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 姥 １ 図 第２図 第３図 ＦＦ
Claims (1)
- 加算出力を１タイミング遅延させる手段を介した加算出
力と入力ディジタル電圧とを加算して鋸歯状波ディジタ
ル信号を出力する加算回路と、正弦波変換器とからなり
、該正弦波変換器は、前記加算回路の加算出力の鋸歯状
波ディジタル信号をアドレス信号として正弦波データを
読出すメモリと、該メモリから読出した正弦波データを
アナログ正弦波信号に変換するＤＡ変換器とから構成さ
れていることを特徴とするディジタル電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180585A JPS6074702A (ja) | 1983-09-30 | 1983-09-30 | デイジタル電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180585A JPS6074702A (ja) | 1983-09-30 | 1983-09-30 | デイジタル電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074702A true JPS6074702A (ja) | 1985-04-27 |
Family
ID=16085834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180585A Pending JPS6074702A (ja) | 1983-09-30 | 1983-09-30 | デイジタル電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074702A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6090911U (ja) * | 1983-11-28 | 1985-06-21 | 横河電機株式会社 | デジタル形波形発生装置 |
| JPS633515A (ja) * | 1986-06-24 | 1988-01-08 | Matsushita Electric Ind Co Ltd | デイジタル位相同期回路 |
| JPH07193564A (ja) * | 1993-12-25 | 1995-07-28 | Nec Corp | クロック再生装置および再生方法 |
| CN114557487A (zh) * | 2022-01-27 | 2022-05-31 | 深圳市吉迩技术有限公司 | 一种基于三角波的雾化输出方法、及其相关设备 |
-
1983
- 1983-09-30 JP JP58180585A patent/JPS6074702A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6090911U (ja) * | 1983-11-28 | 1985-06-21 | 横河電機株式会社 | デジタル形波形発生装置 |
| JPS633515A (ja) * | 1986-06-24 | 1988-01-08 | Matsushita Electric Ind Co Ltd | デイジタル位相同期回路 |
| JPH07193564A (ja) * | 1993-12-25 | 1995-07-28 | Nec Corp | クロック再生装置および再生方法 |
| CN114557487A (zh) * | 2022-01-27 | 2022-05-31 | 深圳市吉迩技术有限公司 | 一种基于三角波的雾化输出方法、及其相关设备 |
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